Timing Analyzer 是一种具备 ASIC 强度的静态时序分析器,支持行业标准 Synopsys® Design Constraints (SDC) 格式。本页面提供了资源链接,可以在这些资源中了解有关 Timing Analyzer 的更多信息。
有关 Timing Analyzer 的简要概述,请参阅“验证和板级产品”特性页面上的 "Timing Analyzer" 部分。
要搜索 Timing Analyzer 的已知问题和技术支持解决方案,请访问知识数据库。您还可以访问英特尔® 社区论坛,从而联系其他英特尔® FPGA 用户并讨论技术问题。
有关其它资源,请访问“英特尔® FPGA 支持资源”页面。
Timing Analyzer 资源
表 1 提供了有关 Timing Analyzer 的可用文档链接。
表 1.Timing Analyzer 文档
标题 | 描述 |
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AN775:I/O 时序信息生成指南 › | 本应用说明展示了使用英特尔® Quartus® Prime 软件为任何设备生成 I/O 时序信息的技术。 |
(Pro Edition) |
英特尔® Quartus® Prime Pro Edition Timing Analyzer 使用行业标准约束和分析方法来报告设计中所有寄存器到寄存器路径、I/O 路径和异步复位路径的所有数据需求时间、数据到达时间和时钟到达时间。 |
(Standard Edition) |
英特尔® Quartus® Prime Standard Edition Timing Analyzer 使用行业标准约束和分析方法来报告设计中所有寄存器到寄存器路径、I/O 路径和异步复位路径的所有数据需求时间、数据到达时间和时钟到达时间。 |
在 Timing Analyzer 中应用多周期异常 (PDF) › | 本应用说明详细说明了如何在 Timing Analyzer 中应用多周期异常。 |
Quartus Prime Timing Analyzer 手册 (PDF) › | 本手册提供了各种设计示例和模板,展示了如何在各种设计电路中应用时序约束。 |
Timing Analyzer 快速入门教程 (PDF) › | 本教程提供了 Timing Analyzer 的简要介绍。 |
SDC 和 Timing Analyzer API 参考手册 (PDF) › | 本参考手册提供了 Timing Analyzer 支持的所有 SDC 命令的列表,以及完整的工具命令语言 (Tcl) API。 |
AN 471:使用 Timing Analyzer 进行高性能 FPGA PLL 分析 (PDF) › | 此应用说明介绍了如何使用 Timing Analyzer 分析和约束锁相环 (PLL)。 |
在 Altera Timing Analyzer 与 Xilinx Trace 之间执行等效时序分析白皮书 (PDF) › | 本白皮书展示了如何在 Altera Timing Analyzer 与 Xilinx Trace 之间执行等效静态时序分析。 |
Timing Analyzer 时钟分析器 › | 提供了有关时钟分析的详细信息,包括时序分析公式推导。 |
Timing Analyzer 异常 › | 概述了 Timing Analyzer SDC 异常及其优先级。 |
Timing Analyzer 集合 › | 列出了支持的所有集合(Timing Analyzer 的核心部分)。 |
Timing Analyzer GUI › | 帮助您了解 Timing Analyzer GUI 及其功能。 |
表 2 提供了有关 Timing Analyzer 的可用培训和演示链接。
表 2.Timing Analyzer 培训和演示
标题 | 描述 |
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(在线课程) |
您将使用 Quartus® II 软件中的 Timing Analyzer 静态时序分析器工具来验证 FPGA 或 HardCopy® ASIC 的性能。您还将使用 Timing Analyzer 分析器创建时序约束(即赋值)。您将使用支持的 SDC,并使用 Timing Analyzer 分析器用户界面和脚本文件生成时序报告。 本在线课程时长 1.5 小时。 |
(在线课程) |
本培训展示了如何使用 Quartus® II 软件中的 Timing Analyzer 时序分析器来约束和分析单倍数据速率源同步接口。您将了解源同步接口与常见时钟系统接口相比存在哪些优势。您将能够编写 SDC 约束,用于约束单倍数据速率源同步输入和输出。您还将了解如何使用 Timing Analyzer 时序分析器来报告和分析源同步输出和输入的时序。 本在线课程时长 1 小时。 |
(在线课程) |
本培训介绍了双倍数据速率接口以及对其进行约束时面临的一些挑战。您将了解输入和输出 DDR 接口的时钟约束、数据约束和时序异常。最后,您将了解如何使用 Timing Analyzer 时序分析器分析 DDR 源同步接口时序。 本在线课程时长 30 分钟。 |
(讲师指导式课程) |
您将了解如何使用 Quartus II 软件开发 FPGA 或 CPLD。您将创建一个新项目,输入新的或现有的设计文件,编译到目标 FPGA 或 CPLD,然后使用 Quartus II 编程器配置设备,以便查看设计在系统中的运行情况。您还将输入基本的内部和 I/O 时序约束,并使用 Timing Analyzer(Quartus II 软件中的时序分析器)分析这些时序约束的设计。 本引导式课程时长 8 小时。 |
(讲师指导式课程) |
您将了解 Quartus II 软件的高级功能,这些功能将帮助您验证 FPGA 设计。您将了解如何约束和分析设计的时序,包括了解 FPGA 时序参数,编写 SDC 文件,在 Timing Analyzer 时序分析器中生成各种时序报告,以及将这些知识应用于 FPGA 设计。您还将使用 Quartus II 软件工具和 EDA 仿真工具估算 FPGA 功耗。 本引导式课程时长 8 小时。 |