面向 PCI Express 的英特尔® FPGA IP

PCI Express 结构图

英特尔® Stratix® 10 DX 特性演示


英特尔® Agilex™ PCIe Gen4 x16 演示


英特尔® Stratix® 10 PCI Express Gen3x16 SR-IOV 


PCI Express (PCIe) 协议是一种高性能、可扩展且功能丰富的串行协议,数据传输速率为 2.5 GT/s 到 16.0 GT/s 甚至更高。随着 PCI-SIG 组织提供下一代规范,面向 PCI Express 的英特尔® FPGA 知识产权 (IP) 将继续扩展。自 1992 年以来,英特尔一直是 PCI-SIG 的成员。随着新一代芯片的推出,英特尔将继续参与 PCI-SIG 合规性研讨会,以确保互操作性并符合当前的行业标准。

PCI Express IP 解决方案包括英特尔技术领先的 PCI Express 加强型协议堆栈,该堆栈包括交易与数据链路层以及加强型物理层,而后者又包括物理介质连接子层 (PMA) 和物理编码子层 (PCS)。英特尔 PCI Express IP 还包括可选软/硬逻辑模块,比如直接内存访问 (DMA) 引擎和单根 I/O 虚拟化 (SR-IOV)。P-tile 上最新版本的硬 IP 核还包括对 VirtIO、可扩展 I/O 和共享虚拟内存的功能支持。这种独特的加强型 IP 和软 IP 组合提供了卓越的性能和灵活性,可实现最佳的集成效果。

英特尔® FPGA PCI Express IP 也通过了 PCI SIG 测试:

英特尔提供基于英特尔 FPGA IP 功能的 PCI Express IP 解决方案,该解决方案与 Platform Designer(以前称为 Qsys)兼容。

P-Tile PCIe 硬 IP 成功通过了 2019 年 8 月的 PCI-SIG 合规性测试活动。测试结果在 PCI-SIG 集成商网页上进行了公布

如欲了解更多信息,请联系您 当地的英特尔 FPGA 销售代表

面向 P-tile 硬 IP 的 PCIe 功能:

  • 完整的协议堆栈,包括交易、数据链以及作为硬 IP 实施的物理层
  • 提供用于端点和根端口模式的 Gen4 x16 原生支持
  • 端口分岔功能:四个 x4 根端口,两个 x8 端点
  • 在上游和下游模式下均支持 TLP 旁路模式
  • 支持 512B 最大负载
  • 仅针对 x16 控制器的 10 位标签支持,最多 512 个未处理 NPR
  • 具有独立扩频时钟 (SRIS) 的独立 Refclk
    • 无扩频时钟 (SRNS) 的独立 Refclk
    • 通用 Refclk 架构
  • PCI Express 高级错误报告(仅 PF)
  • 仅支持 D0 和 D3 PCIe 电源状态
  • 接收器通道余量
  • 重定时器存在检测

多功能和虚拟化功能:

  • SR-IOV 支持(每个端点 8 个 PF,2K VF)
  • 通过配置拦截接口支持 VirtIO
  • 可扩展 IO 和共享虚拟内存 (SVM) 支持(未来)
  • 访问控制服务 (ACS)
  • 备用路由 ID 解释 (ARI)
  • 功能级重置 (FLR)
  • TLP 处理提示 (TPH)
  • 地址转换服务 (ATS)
  • 进程地址空间 ID (PasID)

用户界面功能:

  • AVST / AVMM 用户端接口
  • 用户数据包接口,具有单独的标头、数据和前缀
  • 用户数据包接口在任何特定周期内最多可处理 2 个 TLP(仅 x16 模式)
  • 最多 512 个未处理、未发布请求(仅 x16 内核)
  • 最多 256 个未处理、未发布请求(x8 和 x4 内核)
  • 支持自主硬 IP 模式
    • 此模式允许 PCIe 硬 IP 在完成 FPGA 配置和进入用户模式之前与主机进行通信。
  • 通过 PCIe 链路进行 FPGA 内核配置(CVP 初始化和 CVP 更新) 

IP 调试功能:

  • 调试工具包,包括以下功能:
    • 协议和链路状态信息
    • 基本和高级调试功能,包括 PMA 寄存器访问和眼睛查看功能。

驱动程序支持:

  • Linux/Windows 设备驱动程序

表 1.设备支持和加强型 PCI Express IP 模块的数量

设备产品家族加强型 PCI Express* IP 模块数量PCI Express 链路速度  

Gen1

(2.5 GT/s)

Gen2

(5.0 GT/s)

Gen3

(8.0 GT/s)

Gen4

(16.0 GT/s)

Gen5

(32.0 GT/s)

英特尔® Agilex™每个设备 1 到 3 个 复选标记复选标记复选标记复选标记复选标记
英特尔 Stratix® 10每个设备 1 到 4 个复选标记复选标记复选标记复选标记 
英特尔 Arria® 10每个设备 1 到 4 个复选标记复选标记复选标记  
英特尔 Cyclone® 10每个设备 1 个复选标记复选标记   
Stratix® V每个设备 1 到 4 个复选标记复选标记复选标记  
Arria® V每个设备 1 到 2 个复选标记复选标记   
英特尔 Cyclone 10 GX每个设备 1 个 复选标记复选标记   
Cyclone V GT每个设备 2 个复选标记复选标记   
Cyclone V GX每个设备 1 到 2 个复选标记    
Stratix® IV每个设备 2 到 4 个复选标记复选标记   
Cyclone IV GX每个设备 1 个复选标记    
Arria® II GZ每个设备 1 个复选标记复选标记   
Arria® II GX每个设备 1 个复选标记    

表 2.备配置和特性支持

接口类型Avalon®-STAvalon-MM支持 DMA 的 Avalon‑MMSR-IOVCvP / PRoP
设备/配置 
英特尔® Agilex™端点最高 Gen4 x16最高 Gen4 x16最高 Gen4 x16上市最高 Gen4 x16:CvP 初始化
根端口最高 Gen4 x16最高 Gen4 x16---
英特尔 Stratix® 10端点最高 Gen4 x16最高 Gen4 x16最高 Gen4 x16上市最高 Gen4 x16:CvP 初始化
根端口最高 Gen4 x16最高 Gen4 x16---
英特尔 Arria® 10端点最高 Gen3 x8最高 Gen3 x4Gen1 x8,Gen2 x4,Gen2 x8,Gen3 x2,Gen3 x4,Gen3 x8上市最高 Gen3 x8:CvP 和 PRoP
根端口最高 Gen3 x8最高 Gen3 x4---
英特尔 Cyclone® 10 GX端点最高 Gen2 x4最高 Gen2 x4Gen2 x4-最高 Gen2 x4:CvP 和 PRoP
根端口最高 Gen2 x4最高 Gen2 x4---
Stratix® V端点最高 Gen3 x8最高 Gen3 x4Gen1 x8,Gen2 x4,Gen2 x8
Gen3 x2,Gen3 x4,Gen3 x8
上市Gen1:CvP 初始化和 CvP 更新
Gen2:CvP 初始化和 CvP 更新
根端口最高 Gen3 x8最高 Gen3 x4---
Arria® V GZ端点最高 Gen3 x8最高 Gen3 x4Gen1 x8,Gen2 x4,Gen2 x8
Gen3 x2,Gen3 x4,Gen3 x8
-Gen1:CvP 初始化和 CvP 更新
Gen2:CvP 初始化和 CvP 更新
根端口最高 Gen3 x8最高 Gen3 x4---
Arria® V端点最高 Gen1 x8 和 Gen2 x4

最高 Gen1 x8 和

Gen2 x4 (no x2)

Gen1 x8,Gen2 x4-最高 Gen1 x8 和 Gen2 x4
Gen1:CvP 初始化和 CvP 更新
Gen2: CvP Init
根端口最高 Gen1 x8 和 Gen2 x4

最高 Gen1 x8 和

Gen2 x4 (no x2)

---
Cyclone® V端点最高 Gen2 x4最高 Gen2 x4 (no x2)Gen2 x4-最高 Gen2 x4
Gen1:CvP 初始化和 CvP 更新
Gen2: CvP Init
根端口最高 Gen2 x4最高 Gen2 x4 (no x2)---
  • CvP - 通过协议配置
  • PRoP – 通过 PCI Express 部分重配置
  • SR-IOV – 单根 I/O 虚拟化
  • DMA – 直接内存访问

表 3.PCI Express IP 质量指标

基础信息

IP 首次发布年份

2005 年

支持的最新英特尔® Quartus® Prime 设计软件版本

20.1

状态

生产

可交付物

客户可交付物包括:

  • 设计文件(加密源代码或后期合成网表)
  • 时间和/或布局限制
  • 文档,带修订控制
所有都是,提供自述文件除外

IP 随附的任何额外客户可交付物

Testbench 和设计示例

允许最终用户配置 IP 的参数化 GUI

启用了 IP 内核,可支持英特尔 FPGA IP 评估模式 

源语言

Verilog

Testbench 语言

Verilog

提供软件驱动程序

驱动程序操作系统支持

Linux/Windows

实现

用户界面

Avalon® Streaming,Avalon 内存映射

IP-XACT 元数据

N

验证

支持的模拟器

NCSim、ModelSim、VCS

经验证的硬件

英特尔 Arria® 10,英特尔 Stratix® 10

执行了行业标准合规性测试

如果是,哪个测试?

PCI-SIG

如果是,使用哪款英特尔 FPGA 设备?

英特尔 Stratix 10 GX L-Tile,英特尔 Stratix 10 GX H-tile,英特尔 Stratix 10 DX P-Tile

如果是,执行的日期

2019 年 8 月(英特尔 Stratix 10 FPGA P-Tile)

如果否,是否计划?

不适用

互操作性

IP 经过互操作性测试

如果是,使用哪款英特尔 FPGA 设备

英特尔 Stratix 10 GX L-Tile/H-Tile,英特尔 Stratix 10 DX P-Tile

可提供互操作性报告

英特尔提供了大量 PCIe 参考设计和应用说明。这些参考设计和应用注释提供了现成的解决方案,可用于在英特尔®® FPGA 和 SoC 上进行可行性研究、设备选择以及设计验证。

通过提供完整的系统级设计环境(包括立即开始开发设计所需的硬件和软件),英特尔 FPGA 开发套件对参考设计和应用说明进行了补充。每个参考设计都指出在其开发周期中使用了哪种英特尔 FPGA 开发套件和哪个版本的英特尔 Quartus® 软件(15.1 及更高版本)。

由于 PCIe 是一种可配置性很高的 IP 解决方案,可满足多种应用需求,因此我们无法为每种可能的配置或应用提供参考设计。如果没有针对您特定配置或设备的参考设计,您可以使用类似的设计,并根据需要进行修改和/或移植,以满足您的设计要求。 

 

用户指南和参考设计可通过全新 PCI Express IP 支持中心获得。

 

如欲获取关于此英特尔® FPGA IP 功能的技术支持,请访问PCI Express 支持中心。 您还可以在知识数据库中搜索有关此功能的相关主题。

† 性能测试中使用的软件和工作负荷可能仅在英特尔微处理器上进行了性能优化。硬件、软件或配置的任何差异都可能影响实际性能。当您考虑采购时,请查阅其他信息来源评估性能。如欲了解有关性能及性能指标评测结果的更完整信息,请访问 http://www.intel.cn/benchmarks。

英特尔和 Quartus 是英特尔公司在美国和/或其他国家的商标。