Stratix® V GX 收发器信号完整性开发套件

Stratix® V GX 收发器信号完整性 (SI) 开发套件提供了一个用于电气合规性测试和互操作性分析的平台。对多条通道的可访问性，让我们可以通过 SMA 和常见的背板连接器提供的可用收发器通道对系统中的实现进行现实世界分析。您可以使用此开发套件执行以下任务：

• 评估从 600 Mbps 到 12.5 Gbps 的收发器链接
• 通过简单易用的 GUI 生成并检查伪随机二进制数列 (PRBS) 的码型（无需英特尔® Quartus® Prime 软件）
• 使用高级均衡功能，对链接设置进行微调，以实现最佳比特误码率 (BER)
• 执行抖动分析
• 验证物理介质附件 (PMA) 符合 10GbE、10GBASE-KR、PCI Express* (PCIe)（Gen1、Gen2 和 Gen3）、Serial RapidIO*、千兆位以太网、万兆位以太网 XAUI、通用电子 I/O (CEI) 6G、CEI-11G、高清数字分量串行接口 (HD-SDI)、Interlaken 和其它主要的标准 
• 使用内置的高速背板连接器，评估自定义背板的性能并评估链接的 BER

注：

买家代表产品开发商、软件开发商或系统集成商知道本商品为评估套件，未获 FCC 认证，仅适用于评估和软件开发，不得转售。

开发套件内容

Stratix® V GX 版收发器 SI 开发套件具有以下功能：

• Stratix® V GX 开发板
  
• 精选器件
• 5SGXEA7N2F40C2N
• 配置状态和设置元素
• JTAG
• 板载英特尔® FPGA 下载电缆
• 通过 MAX® II 设备和闪存配置快速被动并行 (FPP)
• 两个配置文件存储
• 温度测量电路（晶粒和环境温度）
• 时钟
• 50 MHz、125 MHz 可编程振荡器（预设值：624 MHz、644.5 MHz、706.25 MHz 和 875 MHz）
• 用于为收发器的参考时钟提供外部差分时钟的 SMA 连接器
• 用于为 FPGA 架构提供外部差分时钟的 SMA 连接器
• 用于从 FPGA 锁相环 (PLL) 输出管脚输出差分时钟的 SMA 连接器
• 通用用户输入/输出
• 10-/100-/100-Mbps 以太网 PHY (RGMII)，带 RJ-45（铜制）连接器
• 16 字符 x 2 行的 LCD
• 一个 8 位 DIP 开关
• 八个用户 LED
• 四个用户按钮
• 内存设备
• 128 MB 同步闪存（主要用于存储 FPGA 配置）
• 高速串行接口
• 路由至 SMA 连接器的七个全双工收发器通道
• 路由在微带线上的短线
• 六个走线长度保持一致的带状线通道
• 路由至背板连接器的 21 个全双工收发器通道
• 七条通往 Molex* Impact* 连接器的通道
• 七条通往 Amphenol* XCedee* 的通道
• 七条通往 Tyco Strada* Whisper* 底座的通道（连接器未被占用）
• 功率
• 笔记本电脑直流输入
• 电压裕量
• Stratix® V GX 收发器 SI 开发套件软件内容
• 英特尔的完整设计套件（在 FPGA 下载中心进行下载）
• 英特尔® Quartus® Prime 软件包含对 Stratix® V FPGA 的支持
• 已包含 1 年期的许可证
• Nios® II 嵌入式设计套件
• 英特尔® FPGA 知识产权 (IP) 库包括 PCIe、三速以太网、串行数字接口 (SDI) 和 DDR3 SDRAM 高性能控制器英特尔® FPGA IP 核
• 通过英特尔® FPGA IP 评估模式提供 IP 评估
• 主板更新门户
• 提供 Nios® II 网络服务器和远程系统更新
• 基于 GUI 的主板测试系统
• 通过 JTAG 端口连接至电脑
• 用户可控制的 PMA 设置（预加重、均衡等）
• 状态指示（错误、BER 等）
• 完整的文档记录
• 用户指南
• 参考手册
• 主板原理图和布局设计文件