Arria V器件数据表
Arria V GX,GT,SX和ST器件数据表
Arria® V器件提供于商业和工业等级中。商业器件提供于–C4 (最快),–C5和–C6速度等级中。工业等级器件提供于–I3和–I5速度等级中。
电气特性
以下章节描述了 Arria® V器件的操作条件和功耗。
操作条件
Arria® V器件根据一组定义的参数进行分级。要保持 Arria® V器件的可能最高性能及可靠性,您必须考虑本节所述的操作要求。
绝对最大额定值
本节定义了 Arria® V器件的最大操作条件。这些值是基于器件和击穿损伤机理的理论模型的实验得到的。这些条件不适用于器件的功能操作。
这些条件不适用于器件的功能操作。
符号 | 说明 | 最小值 | 最大值 | 单位 |
---|---|---|---|---|
VCC | 内核电压电源 | –0.50 | 1.43 | V |
VCCP | 外围电路,PCIe® hard IP模块和收发器物理编码子层(PCS)电源 | –0.50 | 1.43 | V |
VCCPGM | 配置管脚电源 | –0.50 | 3.90 | V |
VCC_AUX | 辅助电源 | –0.50 | 3.25 | V |
VCCBAT | 设计安全易失性密钥寄存器的电池后备电源 ✀ | –0.50 | 3.90 | V |
VCCPD | I/O预驱动器电源 | –0.50 | 3.90 | V |
VCCIO | I/O电源 | –0.50 | 3.90 | V |
VCCD_FPLL | 锁相环(PLL)数字电源 | –0.50 | 1.80 | V |
VCCA_FPLL | PLL模拟电源 | –0.50 | 3.25 | V |
VCCA_GXB | 收发器高压电源 | –0.50 | 3.25 | V |
VCCH_GXB | 发送器输出缓冲器电源 | –0.50 | 1.80 | V |
VCCR_GXB | 接收器电源 | –0.50 | 1.50 | V |
VCCT_GXB | 发送器电源 | –0.50 | 1.50 | V |
VCCL_GXB | 收发器时钟网络电源 | –0.50 | 1.50 | V |
VI | DC输入电压 | –0.50 | 3.80 | V |
VCC_HPS | HPS内核电压和外围电路电源 | –0.50 | 1.43 | V |
VCCPD_HPS | HPS I/O预驱动器电源 | –0.50 | 3.90 | V |
VCCIO_HPS | HPS I/O电源 | –0.50 | 3.90 | V |
VCCRSTCLK_HPS | HPS复位和时钟输入管脚电源 | –0.50 | 3.90 | V |
VCCPLL_HPS | HPS PLL模拟电源 | –0.50 | 3.25 | V |
VCC_AUX_SHARED | HPS辅助电源 | –0.50 | 3.25 | V |
IOUT | 每个管脚的DC输出电流 | –25 | 40 | mA |
TJ | 操作结温 | –55 | 125 | °C |
TSTG | 储存温度(无偏差) | –65 | 150 | °C |
所允许的最大过冲和下冲电压
跳变期间,输入信号可能过程到下表中列出的电压,对于小于100 mA的输入电流和短于20 ns的周期,输入信号可能下冲至-2.0 V。
所允许的最大过冲持续时间指定为器件生命周期中高时间的百分比。DC信号等同于100%占空比。
例如,一个过冲到4.00 V的信号只能在4.00 V上保持器件生命周期的~15%;对于一个10年的器件生命周期,过冲时间总共为1.5年。
符号 | 说明 | 条件(V) | 过冲持续时间,表示为高时间的百分比 | 单位 |
---|---|---|---|---|
Vi (AC) | AC输入电压 | 3.8 | 100 | % |
3.85 | 68 | % | ||
3.9 | 45 | % | ||
3.95 | 28 | % | ||
4 | 15 | % | ||
4.05 | 13 | % | ||
4.1 | 11 | % | ||
4.15 | 9 | % | ||
4.2 | 8 | % | ||
4.25 | 7 | % | ||
4.3 | 5.4 | % | ||
4.35 | 3.2 | % | ||
4.4 | 1.9 | % | ||
4.45 | 1.1 | % | ||
4.5 | 0.6 | % | ||
4.55 | 0.4 | % | ||
4.6 | 0.2 | % |
建议的操作条件
此部分列出了 Arria® V器件的AC和DC参数的功能操作限制。
建议的操作条件
符号 | 说明 | 条件 | 最小 1 | 典型 | 最大1 | 单位 |
---|---|---|---|---|---|---|
VCC | 内核电压电源 | –C4, –I5, –C5, –C6 | 1.07 | 1.1 | 1.13 | V |
–I3 | 1.12 | 1.15 | 1.18 | V | ||
VCCP | 外围电路,PCIe hard IP模块和收发器PCS电源 | –C4, –I5, –C5, –C6 | 1.07 | 1.1 | 1.13 | V |
–I3 | 1.12 | 1.15 | 1.18 | V | ||
VCCPGM | 配置管脚电源 | 3.3 V | 3.135 | 3.3 | 3.465 | V |
3.0 V | 2.85 | 3.0 | 3.15 | V | ||
2.5 V | 2.375 | 2.5 | 2.625 | V | ||
1.8 V | 1.71 | 1.8 | 1.89 | V | ||
VCC_AUX | 辅助电源 | — | 2.375 | 2.5 | 2.625 | V |
VCCBAT 2 |
电池后备电源 (用于设计安全易失性密钥寄存器) |
— | 1.2 | — | 3.0 | V |
VCCPD 3 | I/O预驱动器电源 | 3.3 V | 3.135 | 3.3 | 3.465 | V |
3.0 V | 2.85 | 3.0 | 3.15 | V | ||
2.5 V | 2.375 | 2.5 | 2.625 | V | ||
VCCIO | I/O缓冲器电源 | 3.3 V | 3.135 | 3.3 | 3.465 | V |
3.0 V | 2.85 | 3.0 | 3.15 | V | ||
2.5 V | 2.375 | 2.5 | 2.625 | V | ||
1.8 V | 1.71 | 1.8 | 1.89 | V | ||
1.5 V | 1.425 | 1.5 | 1.575 | V | ||
1.35 V | 1.283 | 1.35 | 1.418 | V | ||
1.25 V | 1.19 | 1.25 | 1.31 | V | ||
1.2 V | 1.14 | 1.2 | 1.26 | V | ||
VCCD_FPLL | PLL数字电压调节器电源 | — | 1.425 | 1.5 | 1.575 | V |
VCCA_FPLL | PLL模拟电压调节器电源 | — | 2.375 | 2.5 | 2.625 | V |
VI | DC输入电压 | — | –0.5 | — | 3.6 | V |
VO | 输出电压 | — | 0 | — | VCCIO | V |
TJ | 操作结温 | 商业 | 0 | — | 85 | °C |
工业 | –40 | — | 100 | °C | ||
tRAMP 4 | 电源斜坡时间 | 标准POR | 200 µs | — | 100 ms | — |
快速POR | 200 µs | — | 4 ms | — |
收发器电源操作条件
符号 | 说明 | 最小值 5 | 典型值 | 最大值5 | 单位 |
---|---|---|---|---|---|
VCCA_GXBL | 收发器高压电源(左侧) | 2.375 | 2.500 | 2.625 | V |
VCCA_GXBR | 收发器高压电源(右侧) | ||||
VCCR_GXBL | GX和SX速度等级—接收器电源(左侧) | 1.08/1.12 | 1.1/1.15 6 | 1.14/1.18 | V |
VCCR_GXBR | GX和SX速度等级—接收器电源(右侧) | ||||
VCCR_GXBL | GT和ST速度等级—接收器电源(左侧) | 1.17 | 1.20 | 1.23 | V |
VCCR_GXBR | GT和ST速度等级—接收器电源(右侧) | ||||
VCCT_GXBL | GX和SX速度等级—发送器电源(左侧) | 1.08/1.12 | 1.1/1.156 | 1.14/1.18 | V |
VCCT_GXBR | GX和SX速度等级—发送器电源(右侧) | ||||
VCCT_GXBL | GT和ST速度等级—发送器电源(左侧) | 1.17 | 1.20 | 1.23 | V |
VCCT_GXBR | GT和ST速度等级—发送器电源(右侧) | ||||
VCCH_GXBL | 发送器输出缓冲器电源(左侧) | 1.425 | 1.500 | 1.575 | V |
VCCH_GXBR | 发送器输出缓冲器电源(右侧) | ||||
VCCL_GXBL | GX和SX速度等级—时钟网络电源(左侧) | 1.08/1.12 | 1.1/1.156 | 1.14/1.18 | V |
VCCL_GXBR | GX和SX速度等级—时钟网络电源(右侧) | ||||
VCCL_GXBL | GT和ST速度等级—时钟网络电源(左侧) | 1.17 | 1.20 | 1.23 | V |
VCCL_GXBR | GT和ST速度等级—时钟网络电源(右侧) |
HPS电源操作条件
符号 | 说明 | 条件 | 最小值 7 | 典型值 | 最大值7 | 单位 |
---|---|---|---|---|---|---|
VCC_HPS | HPS内核电压和外围电路电源 | –C4, –I5, –C5, –C6 | 1.07 | 1.1 | 1.13 | V |
–I3 | 1.12 | 1.15 | 1.18 | V | ||
VCCPD_HPS 8 | HPS I/O预驱动器电源 | 3.3 V | 3.135 | 3.3 | 3.465 | V |
3.0 V | 2.85 | 3.0 | 3.15 | V | ||
2.5 V | 2.375 | 2.5 | 2.625 | V | ||
VCCIO_HPS | HPS I/O缓冲器电源 | 3.3 V | 3.135 | 3.3 | 3.465 | V |
3.0 V | 2.85 | 3.0 | 3.15 | V | ||
2.5 V | 2.375 | 2.5 | 2.625 | V | ||
1.8 V | 1.71 | 1.8 | 1.89 | V | ||
1.5 V | 1.425 | 1.5 | 1.575 | V | ||
1.35 V 9 | 1.283 | 1.35 | 1.418 | V | ||
1.2 V | 1.14 | 1.2 | 1.26 | V | ||
VCCRSTCLK_HPS | HPS复位和时钟输入管脚电源 | 3.3 V | 3.135 | 3.3 | 3.465 | V |
3.0 V | 2.85 | 3.0 | 3.15 | V | ||
2.5 V | 2.375 | 2.5 | 2.625 | V | ||
1.8 V | 1.71 | 1.8 | 1.89 | V | ||
VCCPLL_HPS | HPS PLL模拟电压调节器电源 | — | 2.375 | 2.5 | 2.625 | V |
VCC_AUX_SHARED | HPS辅助电源 | — | 2.375 | 2.5 | 2.625 | V |
DC特征
供电电流和功耗
Altera提供两种方法对您的设计功耗进行评估—Excel-based Early Power Estimator (EPE)和 Quartus® II PowerPlay Power Analyzer特性。
开始您的设计前使用Excel-based EPE评估设计的供电电流。EPE提供一个器件功耗的幅度评估,因为这些电流根据所使用资源会有很大不同。
Quartus® II PowerPlay Power Analyzer在您完成布局布线后根据设计规格提供更高质量的评估。PowerPlay Power Analyzer应用一个用户输入,源自仿真的和评估信号活动的组合,当与详细的电路模型相结合时,会实现一个非常精确的功耗评估。
I/O管脚漏电流
符号 | 说明 | 条件 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|---|---|
II | 输入管脚 | VI = 0 V to VCCIOMAX | –30 | — | 30 | µA |
IOZ | 三态I/O管脚 | VO = 0 V to VCCIOMAX | –30 | — | 30 | µA |
总线保持规格
参数 | 符号 | 条件 | VCCIO (V) | 单位 | |||||||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
1.2 | 1.5 | 1.8 | 2.5 | 3.0 | 3.3 | ||||||||||
最小值 | 最大值 | 最小值 | 最大值 | 最小值 | 最大值 | 最小值 | 最大值 | 最小值 | 最大值 | 最小值 | 最大值 | ||||
Bus-hold, low, sustaining current | ISUSL |
VIN > VIL (max) |
8 | — | 12 | — | 30 | — | 50 | — | 70 | — | 70 | — | µA |
Bus-hold, high, sustaining current | ISUSH |
VIN < VIH (min) |
–8 | — | –12 | — | –30 | — | –50 | — | –70 | — | –70 | — | µA |
Bus-hold, low, overdrive current | IODL | 0 V < VIN < VCCIO | — | 125 | — | 175 | — | 200 | — | 300 | — | 500 | — | 500 | µA |
Bus-hold, high, overdrive current | IODH | 0 V <VIN <VCCIO | — | –125 | — | –175 | — | –200 | — | –300 | — | –500 | — | –500 | µA |
Bus-hold trip point | VTRIP | — | 0.3 | 0.9 | 0.375 | 1.125 | 0.68 | 1.07 | 0.7 | 1.7 | 0.8 | 2 | 0.8 | 2 | V |
OCT校准精度规格
如果使能了片上匹配(OCT)校准,那么对连接到校准模块的I/O自动执行校准。
符号 | 说明 | 条件(V) | 校准精度 | 单位 | ||
---|---|---|---|---|---|---|
–I3, –C4 | –I5, –C5 | –C6 | ||||
25-Ω RS | 带校准的内部串行匹配 (25-Ω设置) | VCCIO = 3.0, 2.5, 1.8, 1.5, 1.2 | ±15 | ±15 | ±15 | % |
50-Ω RS | 带校准的内部串行匹配 (50-Ω设置) | VCCIO = 3.0, 2.5, 1.8, 1.5, 1.2 | ±15 | ±15 | ±15 | % |
34-Ω和40-Ω RS | 带校准的内部串行匹配 (34-Ω和40-Ω设置) | VCCIO = 1.5, 1.35, 1.25, 1.2 | ±15 | ±15 | ±15 | % |
48-Ω,60-Ω和80-Ω RS | 带校准的内部串行匹配(48-Ω, 60-Ω和80-Ω设置) | VCCIO = 1.2 | ±15 | ±15 | ±15 | % |
50-Ω RT | 带校准的内部并行匹配 (50-Ω设置) | VCCIO = 2.5, 1.8, 1.5, 1.2 | -10到+40 | -10到+40 | -10到+40 | % |
20-Ω, 30-Ω, 40-Ω,60-Ω和120-Ω RT | 带校准的内部并行匹配(20-Ω, 30-Ω, 40-Ω, 60-Ω和120-Ω设置) | VCCIO = 1.5, 1.35, 1.25 | -10到+40 | -10到+40 | -10到+40 | % |
60-Ω和120-Ω RT | 带校准的内部并行匹配 (60-Ω和120-Ω设置) | VCCIO = 1.2 | -10 to +40 | -10到+40 | -10到+40 | % |
25-Ω RS_left_shift | 带校准的内部左移串行匹配(25-Ω RS_left_shift设置) | VCCIO = 3.0, 2.5, 1.8, 1.5, 1.2 | ±15 | ±15 | ±15 | % |
无校准阻值容差的OCT规范
符号 | 说明 | 条件(V) | 阻值容差 | 单位 | ||
---|---|---|---|---|---|---|
–I3, –C4 | –I5, –C5 | –C6 | ||||
25-Ω RS | 无校准的内部串行匹配 (25-Ω设置) | VCCIO = 3.0, 2.5 | ±30 | ±40 | ±40 | % |
25-Ω RS | 无校准的内部串行匹配 (25-Ω设置) | VCCIO = 1.8, 1.5 | ±30 | ±40 | ±40 | % |
25-Ω RS | 无校准的内部串行匹配 (25-Ω设置) | VCCIO = 1.2 | ±35 | ±50 | ±50 | % |
50-Ω RS | 无校准的内部串行匹配 (50-Ω设置) | VCCIO = 3.0, 2.5 | ±30 | ±40 | ±40 | % |
50-Ω RS | 无校准的内部串行匹配 (50-Ω设置) | VCCIO = 1.8, 1.5 | ±30 | ±40 | ±40 | % |
50-Ω RS | 无校准的内部串行匹配 (50-Ω设置) | VCCIO = 1.2 | ±35 | ±50 | ±50 | % |
100-Ω RD | 内部差分匹配 (100-Ω设置) | VCCIO = 2.5 | ±25 | ±40 | ±40 | % |
公式的定义如下:
- 计算得到的ROCT值显示了温度和VCCIO变化的OCT阻值的范围。
- RSCAL是上电时的OCT阻值。
- ΔT是相对于上电时的温度变化。
- ΔV是相对于上电时VCCIO的电压变化。
- dR/dT是RSCAL同温度的百分比变化。
- dR/dV是RSCAL同电压的百分比变化。
上电校准后的OCT变化
符号 | 说明 | VCCIO (V) | 值 | 单位 |
---|---|---|---|---|
dR/dV | 无重新校准随电压变化的OCT变化 | 3.0 | 0.100 | %/mV |
2.5 | 0.100 | |||
1.8 | 0.100 | |||
1.5 | 0.100 | |||
1.35 | 0.150 | |||
1.25 | 0.150 | |||
1.2 | 0.150 | |||
dR/dT | 无重新校准随温度变化的OCT变化 | 3.0 | 0.189 | %/°C |
2.5 | 0.208 | |||
1.8 | 0.266 | |||
1.5 | 0.273 | |||
1.35 | 0.200 | |||
1.25 | 0.200 | |||
1.2 | 0.317 |
管脚电容
符号 | 说明 | 值 | 单位 |
---|---|---|---|
CIOTB | 顶部/底部I/O管脚上的输入电容 | 6 | pF |
CIOLR | 左侧/右侧I/O管脚上的输入电容 | 6 | pF |
COUTFB | 复用时钟输出/反馈管脚上的输入电容 | 6 | pF |
CIOVREF | VREF管脚上的输入电容 | 48 | pF |
热插拔(Hot Socketing)
内部弱上拉电阻
I/O标准规范
此部分中的表格列出了 Arria® V器件支持的各种I/O标准的输入电压(VIH和VIL),输出电压(VOH和VOL)和电流驱动特征(IOH和IOL)。
您必须执行时序收敛分析来决定通用I/O标准的可达到的最大频率。
单端I/O标准
I/O标准 | VCCIO (V) | VIL (V) | VIH (V) | VOL (V) | VOH (V) | IOL 13 (mA) | IOH 13 (mA) | ||||
---|---|---|---|---|---|---|---|---|---|---|---|
最小值 | 典型值 | 最大值 | 最小值 | 最大值 | 最小值 | 最大值 | 最大值 | 最小值 | |||
3.3-V LVTTL | 3.135 | 3.3 | 3.465 | –0.3 | 0.8 | 1.7 | 3.6 | 0.45 | 2.4 | 4 | –4 |
3.3-V LVCMOS | 3.135 | 3.3 | 3.465 | –0.3 | 0.8 | 1.7 | 3.6 | 0.2 | VCCIO – 0.2 | 2 | –2 |
3.0-V LVTTL | 2.85 | 3 | 3.15 | –0.3 | 0.8 | 1.7 | 3.6 | 0.4 | 2.4 | 2 | –2 |
3.0-V LVCMOS | 2.85 | 3 | 3.15 | –0.3 | 0.8 | 1.7 | 3.6 | 0.2 | VCCIO – 0.2 | 0.1 | –0.1 |
3.0-V PCI | 2.85 | 3 | 3.15 | — | 0.3 × VCCIO | 0.5 × VCCIO | VCCIO + 0.3 | 0.1 × VCCIO | 0.9 × VCCIO | 1.5 | –0.5 |
3.0-V PCI-X | 2.85 | 3 | 3.15 | — | 0.35 × VCCIO | 0.5 × VCCIO | VCCIO + 0.3 | 0.1 × VCCIO | 0.9 × VCCIO | 1.5 | –0.5 |
2.5 V | 2.375 | 2.5 | 2.625 | –0.3 | 0.7 | 1.7 | 3.6 | 0.4 | 2 | 1 | –1 |
1.8 V | 1.71 | 1.8 | 1.89 | –0.3 | 0.35 × VCCIO | 0.65 × VCCIO | VCCIO + 0.3 | 0.45 | VCCIO – 0.45 | 2 | –2 |
1.5 V | 1.425 | 1.5 | 1.575 | –0.3 | 0.35 × VCCIO | 0.65 × VCCIO | VCCIO + 0.3 | 0.25 × VCCIO | 0.75 × VCCIO | 2 | –2 |
1.2 V | 1.14 | 1.2 | 1.26 | –0.3 | 0.35 × VCCIO | 0.65 × VCCIO | VCCIO + 0.3 | 0.25 × VCCIO | 0.75 × VCCIO | 2 | –2 |
单端SSTL,HSTL和HSUL I / O参考电压规范
I/O标准 | VCCIO (V) | VREF (V) | VTT (V) | ||||||
---|---|---|---|---|---|---|---|---|---|
最小值 | 典型值 | 最大值 | 最小值 | 典型值 | 最大值 | 最小值 | 典型值 | 最大值 | |
SSTL-2 Class I, II | 2.375 | 2.5 | 2.625 | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO | VREF – 0.04 | VREF | VREF + 0.04 |
SSTL-18 Class I, II | 1.71 | 1.8 | 1.89 | 0.833 | 0.9 | 0.969 | VREF – 0.04 | VREF | VREF + 0.04 |
SSTL-15 Class I, II | 1.425 | 1.5 | 1.575 | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO |
SSTL-135 Class I, II | 1.283 | 1.35 | 1.418 | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO |
SSTL-125 Class I, II | 1.19 | 1.25 | 1.26 | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO |
HSTL-18 Class I, II | 1.71 | 1.8 | 1.89 | 0.85 | 0.9 | 0.95 | — | VCCIO/2 | — |
HSTL-15 Class I, II | 1.425 | 1.5 | 1.575 | 0.68 | 0.75 | 0.9 | — | VCCIO/2 | — |
HSTL-12 Class I, II | 1.14 | 1.2 | 1.26 | 0.47 × VCCIO | 0.5 × VCCIO | 0.53 × VCCIO | — | VCCIO/2 | — |
HSUL-12 | 1.14 | 1.2 | 1.3 | 0.49 × VCCIO | 0.5 × VCCIO | 0.51 × VCCIO | — | — | — |
单端SSTL,HSTL和HSUL I / O标准信号规范
I/O标准 | VIL(DC) (V) | VIH(DC) (V) | VIL(AC) (V) | VIH(AC) (V) | VOL (V) | VOH (V) | IOL 14(mA) | IOH 14 (mA) | ||
---|---|---|---|---|---|---|---|---|---|---|
最小值 | 最大值 | 最小值 | 最大值 | 最大值 | 最小值 | 最大值 | 最小值 | |||
SSTL-2 Class I | –0.3 | VREF – 0.15 | VREF + 0.15 | VCCIO + 0.3 | VREF – 0.31 | VREF + 0.31 | VTT – 0.608 | VTT + 0.608 | 8.1 | –8.1 |
SSTL-2 Class II | –0.3 | VREF – 0.15 | VREF + 0.15 | VCCIO + 0.3 | VREF – 0.31 | VREF + 0.31 | VTT – 0.81 | VTT + 0.81 | 16.2 | –16.2 |
SSTL-18 Class I | –0.3 | VREF – 0.125 | VREF + 0.125 | VCCIO + 0.3 | VREF – 0.25 | VREF + 0.25 | VTT – 0.603 | VTT + 0.603 | 6.7 | –6.7 |
SSTL-18 Class II | –0.3 | VREF – 0.125 | VREF + 0.125 | VCCIO + 0.3 | VREF – 0.25 | VREF + 0.25 | 0.28 | VCCIO – 0.28 | 13.4 | –13.4 |
SSTL-15 Class I | — | VREF – 0.1 | VREF + 0.1 | — | VREF – 0.175 | VREF + 0.175 | 0.2 × VCCIO | 0.8 × VCCIO | 8 | –8 |
SSTL-15 Class II | — | VREF – 0.1 | VREF + 0.1 | — | VREF – 0.175 | VREF + 0.175 | 0.2 × VCCIO | 0.8 × VCCIO | 16 | –16 |
SSTL-135 | — | VREF – 0.09 | VREF + 0.09 | — | VREF – 0.16 | VREF + 0.16 | 0.2 × VCCIO | 0.8 × VCCIO | — | — |
SSTL-125 | — | VREF – 0.85 | VREF + 0.85 | — | VREF – 0.15 | VREF + 0.15 | 0.2 × VCCIO | 0.8 × VCCIO | — | — |
HSTL-18 Class I | — | VREF – 0.1 | VREF + 0.1 | — | VREF – 0.2 | VREF + 0.2 | 0.4 | VCCIO – 0.4 | 8 | –8 |
HSTL-18 Class II | — | VREF – 0.1 | VREF + 0.1 | — | VREF – 0.2 | VREF + 0.2 | 0.4 | VCCIO – 0.4 | 16 | –16 |
HSTL-15 Class I | — | VREF – 0.1 | VREF + 0.1 | — | VREF – 0.2 | VREF + 0.2 | 0.4 | VCCIO – 0.4 | 8 | –8 |
HSTL-15 Class II | — | VREF – 0.1 | VREF + 0.1 | — | VREF – 0.2 | VREF + 0.2 | 0.4 | VCCIO – 0.4 | 16 | –16 |
HSTL-12 Class I | -0.15 | VREF – 0.08 | VREF + 0.08 | VCCIO + 0.15 | VREF – 0.15 | VREF + 0.15 | 0.25 × VCCIO | 0.75 × VCCIO | 8 | –8 |
HSTL-12 Class II | –0.15 | VREF – 0.08 | VREF + 0.08 | VCCIO+ 0.15 | VREF – 0.15 | VREF + 0.15 | 0.25 × VCCIO | 0.75 × VCCIO | 16 | –16 |
HSUL-12 | — | VREF – 0.13 | VREF + 0.13 | — | VREF – 0.22 | VREF + 0.22 | 0.1 × VCCIO | 0.9 × VCCIO | — | — |
差分SSTL I/O标准
I/O标准 | VCCIO (V) | VSWING(DC) (V) | VX(AC) (V) | VSWING(AC) (V) | ||||||
---|---|---|---|---|---|---|---|---|---|---|
最小值 | 典型值 | 最大值 | 最小值 | 最大值 | 最小值 | 典型值 | 最大值 | 最小值 | 最大值 | |
SSTL-2 Class I, II | 2.375 | 2.5 | 2.625 | 0.3 | VCCIO + 0.6 | VCCIO/2 – 0.2 | — | VCCIO/2 + 0.2 | 0.62 | VCCIO + 0.6 |
SSTL-18 Class I, II | 1.71 | 1.8 | 1.89 | 0.25 | VCCIO + 0.6 | VCCIO/2 – 0.175 | — | VCCIO/2 + 0.175 | 0.5 | VCCIO + 0.6 |
SSTL-15 Class I, II | 1.425 | 1.5 | 1.575 | 0.2 | 15 | VCCIO/2 – 0.15 | — | VCCIO/2 + 0.15 | 2(VIH(AC) – VREF) | 2(VIL(AC) – VREF) |
SSTL-135 | 1.283 | 1.35 | 1.45 | 0.18 | 15 | VCCIO/2 – 0.15 | VCCIO/2 | VCCIO/2 + 0.15 | 2(VIH(AC) – VREF) | 2(VIL(AC) – VREF) |
SSTL-125 | 1.19 | 1.25 | 1.31 | 0.18 | 15 | VCCIO/2 – 0.15 | VCCIO/2 | VCCIO/2 + 0.15 | 2(VIH(AC) – VREF) | 2(VIL(AC) – VREF) |
差分HSTL和HSUL I/O标准
I/O标准 | VCCIO (V) | VDIF(DC) (V) | VX(AC) (V) | VCM(DC) (V) | VDIF(AC) (V) | ||||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|---|
最小值 | 典型值 | 最大值 | 最小值 | 最大值 | 最小值 | 典型值 | 最大值 | 最小值 | 典型值 | 最大值 | 最小值 | 最大值 | |
HSTL-18 Class I, II | 1.71 | 1.8 | 1.89 | 0.2 | — | 0.78 | — | 1.12 | 0.78 | — | 1.12 | 0.4 | — |
HSTL-15 Class I, II | 1.425 | 1.5 | 1.575 | 0.2 | — | 0.68 | — | 0.9 | 0.68 | — | 0.9 | 0.4 | — |
HSTL-12 Class I, II | 1.14 | 1.2 | 1.26 | 0.16 | VCCIO + 0.3 | — | 0.5 × VCCIO | — | 0.4 × VCCIO | 0.5 × VCCIO | 0.6 × VCCIO | 0.3 | VCCIO + 0.48 |
HSUL-12 | 1.14 | 1.2 | 1.3 | 0.26 | 0.26 | 0.5 × VCCIO – 0.12 | 0.5 × VCCIO | 0.5 × VCCIO + 0.12 | 0.4 × VCCIO | 0.5 × VCCIO | 0.6 × VCCIO | 0.44 | 0.44 |
差分I/O标准规范
I/O标准 | VCCIO (V) | VID (mV) 16 | VICM(DC) (V) | VOD (V) 17 | VOCM (V)17 18 | ||||||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
最小值 | 典型值 | 最大值 | 最小值 | 条件 | 最大值 | 最小值 | 条件 | 最大值 | 最小值 | 典型值 | 最大值 | 最小值 | 典型值 | 最大值 | |
PCML | 高速收发器的发送器,接收器和输入参考时钟管脚使用PCML I/O标准。关于发送器,接收器和参考时钟I/O管脚规范,请参考 Arria® V GX和SX器件的收发器规范表和 Arria® V GT和ST器件的收发器规范表 。 | ||||||||||||||
2.5 V LVDS19 | 2.375 | 2.5 | 2.625 | 100 | VCM = 1.25 V | — | 0.05 | DMAX ≤ 1.25 Gbps | 1.80 | 0.247 | — | 0.6 | 1.125 | 1.25 | 1.375 |
— | 1.05 | DMAX > 1.25 Gbps | 1.55 | ||||||||||||
RSDS(HIO)20 | 2.375 | 2.5 | 2.625 | 100 | VCM = 1.25 V | — | 0.25 | — | 1.45 | 0.1 | 0.2 | 0.6 | 0.5 | 1.2 | 1.4 |
Mini-LVDS (HIO)21 | 2.375 | 2.5 | 2.625 | 200 | — | 600 | 0.300 | — | 1.425 | 0.25 | — | 0.6 | 1 | 1.2 | 1.4 |
LVPECL22 | — | — | — | 300 | — | — | 0.60 | DMAX ≤ 700 Mbps | 1.80 | — | — | — | — | — | — |
1.00 | DMAX > 700 Mbps | 1.60 |
开关特性
本节提供了 Arria® V内核和外围模块的性能特性。
收发器性能规范
Arria V GX和SX器件的接收器规范
符号/说明 | 条件 | 收发器速度等级4 | 收发器速度等级6 | 单位 | ||||
---|---|---|---|---|---|---|---|---|
最小值 | 典型值 | 最大值 | 最小值 | 典型值 | 最大值 | |||
支持的I/O标准 | 1.2 V PCML,1.4 V PCML,1.5 V PCML,2.5 V PCML,Differential LVPECL23,HCSL和LVDS | |||||||
REFCLK输入管脚的输入频率 | — | 27 | — | 710 | 27 | — | 710 | MHz |
上升时间 | 在±60 mV差分信号上测量 24 | — | — | 400 | — | — | 400 | ps |
下降时间 | 在±60 mV差分信号上测量24 | — | — | 400 | — | — | 400 | ps |
占空比 | — | 45 | — | 55 | 45 | — | 55 | % |
峰峰(peak-to-peak)差分输入电压 | — | 200 | — | 300 25/2000 | 200 | — | 30025/2000 | mV |
扩频调制时钟频率 | PCI Express® (PCIe®) | 30 | — | 33 | 30 | — | 33 | kHz |
扩频下展(spread-spectrum downspread) | PCIe | — | 0 to –0.5% | — | — | 0 to –0.5% | — | — |
片上匹配电阻 | — | — | 100 | — | — | 100 | — | Ω |
VICM (AC耦合) | — | — | 1.1/1.15 26 | — | — | 1.1/1.1526 | — | V |
VICM (DC耦合) | PCIe参考时钟的HCSL I/O标准 | 250 | — | 550 | 250 | — | 550 | mV |
发送器REFCLK相位噪声27 | 10 Hz | — | — | –50 | — | — | –50 | dBc/Hz |
100 Hz | — | — | -80 | — | — | -80 | dBc/Hz | |
1 KHz | — | — | -110 | — | — | -110 | dBc/Hz | |
10 KHz | — | — | -120 | — | — | -120 | dBc/Hz | |
100 KHz | — | — | -120 | — | — | -120 | dBc/Hz | |
≥1 MHz | — | — | -130 | — | — | -130 | dBc/Hz | |
RREF | — | — | 2000 ±1% | — | — | 2000 ±1% | — | Ω |
符号/说明 | 条件 | 收发器速度等级4 | 收发器速度等级6 | 单位 | ||||
---|---|---|---|---|---|---|---|---|
最小值 | 典型值 | 最大值 | 最小值 | 典型值 | 最大值 | |||
fixedclk时钟频率 | PCIe接收器检测 | — | 125 | — | — | 125 | — | MHz |
收发器重配置控制器IP (mgmt_clk_clk)时钟频率 | — | 75 | — | 125 | 75 | — | 125 | MHz |
符号/说明 | 条件 | 收发器速度等级4 | 收发器速度等级6 | 单位 | ||||
---|---|---|---|---|---|---|---|---|
最小值 | 典型值 | 最大值 | 最小值 | 典型值 | 最大值 | |||
支持的I/O标准 | 1.5 V PCML,2.5 V PCML,LVPECL和LVDS | |||||||
数据28 | — | 611 | — | 6553.6 | 611 | — | 3125 | Mbps |
接收器管脚的绝对VMAX 29 | — | — | — | 1.2 | — | — | 1.2 | V |
接收器管脚的绝对VMIN | — | –0.4 | — | — | –0.4 | — | — | V |
器件配置前的最大峰峰差分输入电压VID (diff p-p) | — | — | — | 1.6 | — | — | 1.6 | V |
器件配置后的最大峰峰差分输入电压VID (diff p-p) | — | — | — | 2.2 | — | — | 2.2 | V |
接收器串行输入管脚上的最小差分眼开30 | — | 100 | — | — | 100 | — | — | mV |
VICM (AC耦合) | — | — | 650 31/800 | — | — | 65031/800 | — | mV |
VICM (DC耦合) | ≤ 3.2Gbps 32 | 670 | 700 | 730 | 670 | 700 | 730 | mV |
差分片上匹配电阻 | 85-Ω setting | — | 85 | — | — | 85 | — | Ω |
100-Ω setting | — | 100 | — | — | 100 | — | Ω | |
120-Ω setting | — | 120 | — | — | 120 | — | Ω | |
150-Ω setting | — | 150 | — | — | 150 | — | Ω | |
tLTR 33 | — | — | — | 10 | — | — | 10 | µs |
tLTD 34 | — | 4 | — | — | 4 | — | — | µs |
tLTD_manual 35 | — | 4 | — | — | 4 | — | — | µs |
tLTR_LTD_manual 36 | — | 15 | — | — | 15 | — | — | µs |
可编程ppm检测器37 | — | ±62.5,100,125,200,250,300,500和1000 | ppm | |||||
运行长度 | — | — | — | 200 | — | — | 200 | UI |
可编程均衡AC和DC增益 |
AC gain setting = 0 to 338 DC gain setting = 0 to 1 |
请参考 Arria® V GX,GT,SX和ST器件支持的AC增益和DC增益上数据速率>3.25 Gbps的CTLE响应和 Arria® V GX,GT,SX和ST器件的AC增益和DC增益上数据速率≤ 3.25 Gbps的CTLE响应图。 | dB |
符号/说明 | 条件 | 收发器速度等级4 | 收发器速度等级6 | 单位 | ||||
---|---|---|---|---|---|---|---|---|
最小值 | 典型值 | 最大值 | 最小值 | 典型值 | 最大值 | |||
支持的I/O标准 | 1.5 V PCML | |||||||
Data rate | — | 611 | — | 6553.6 | 611 | — | 3125 | Mbps |
VOCM (AC耦合) | — | — | 650 | — | — | 650 | — | mV |
VOCM (DC耦合) | ≤ 3.2Gbps32 | 670 | 700 | 730 | 670 | 700 | 730 | mV |
差分片上匹配电阻 | 85-Ω setting | — | 85 | — | — | 85 | — | Ω |
100-Ω setting | — | 100 | — | — | 100 | — | Ω | |
120-Ω setting | — | 120 | — | — | 120 | — | Ω | |
150-Ω setting | — | 150 | — | — | 150 | — | Ω | |
内部差分对偏移 | TX VCM = 0.65 V (AC耦合),15 ps的摆率 | — | — | 15 | — | — | 15 | ps |
内部收发器模块发送器通道到通道偏移 | ×6 PMA bonded模式 | — | — | 180 | — | — | 180 | ps |
内部收发器模块发送器通道到通道偏移39 | ×N PMA bonded模式 | — | — | 500 | — | — | 500 | ps |
符号/说明 | 收发器速度等级4 | 收发器速度等级6 | 单位 | ||
---|---|---|---|---|---|
最小值 | 最大值 | 最小值 | 最大值 | ||
支持的数据范围 | 611 | 6553.6 | 611 | 3125 | Mbps |
fPLL支持的数据范围 | 611 | 3125 | 611 | 3125 | Mbps |
符号/说明 | 收发器速度等级4和6 | 单位 | |
---|---|---|---|
最小值 | 最大值 | ||
接口速度(单宽度模式) | 25 | 187.5 | MHz |
接口速度(双宽度模式) | 25 | 163.84 | MHz |
Arria V GT和ST器件的收发器规范
符号/说明 | 条件 | 收发器速度等级3 | 单位 | ||
---|---|---|---|---|---|
最小值 | 典型值 | 最大值 | |||
支持的I/O标准 | 1.2 V PCML,1.4 V PCML,1.5 V PCML,2.5 V PCML,Differential LVPECL40,HCSL和LVDS | ||||
REFCLK输入管脚的输入频率 | — | 27 | — | 710 | MHz |
上升时间 | 在±60 mV差分信号上测量 41 | — | — | 400 | ps |
下降时间 | 在±60 mV差分信号上测量41 | — | — | 400 | ps |
占空比 | — | 45 | — | 55 | % |
峰峰(peak-to-peak)差分输入电压 | — | 200 | — | 30042/2000 | mV |
扩频调制时钟频率 | PCI Express (PCIe) | 30 | — | 33 | kHz |
扩频下展(spread-spectrum downspread) | PCIe | — | 0 to –0.5% | — | — |
片上匹配电阻 | — | — | 100 | — | Ω |
VICM (AC耦合) | — | — | 1.2 | — | V |
VICM (DC耦合) | PCIe参考时钟的HCSL I/O标准 | 250 | — | 550 | mV |
发送器REFCLK相位噪声43 | 10 Hz | — | — | -50 | dBc/Hz |
100 Hz | — | — | -80 | dBc/Hz | |
1 KHz | — | — | -110 | dBc/Hz | |
10 KHz | — | — | -120 | dBc/Hz | |
100 KHz | — | — | -120 | dBc/Hz | |
≥ 1 MHz | — | — | -130 | dBc/Hz | |
RREF | — | — | 2000 ±1% | — | Ω |
符号/说明 | 条件 | 收发器速度等级3 | 单位 | ||
---|---|---|---|---|---|
Min | Typ | Max | |||
fixedclk时钟频率 | PCIe接收器检测 | — | 125 | — | MHz |
收发器重配置控制器IP (mgmt_clk_clk)时钟频率 | — | 75 | — | 125 | MHz |
符号/说明 | 条件 | 收发器速度等级3 | 单位 | ||
---|---|---|---|---|---|
最小值 | 典型值 | 最大值 | |||
支持的I/O标准 | 1.5 V PCML,2.5 V PCML,LVPECL和LVDS | ||||
数据 (6-Gbps收发器) 44 | — | 611 | — | 6553.6 | Mbps |
数据速率(10-Gbps收发器)44 | — | 0.611 | — | 10.3125 | Gbps |
接收器管脚的绝对VMAX 45 | — | — | — | 1.2 | V |
接收器管脚的绝对VMIN | — | –0.4 | — | — | V |
器件配置前的最大峰峰差分输入电压VID (diff p-p) | — | — | — | 1.6 | V |
器件配置后的最大峰峰差分输入电压VID (diff p-p) | — | — | — | 2.2 | V |
接收器串行输入管脚上的最小差分眼开46 | — | 100 | — | — | mV |
VICM (AC耦合) | — | — | 75047/800 | — | mV |
VICM (DC耦合) | ≤ 3.2Gbps 48 | 670 | 700 | 730 | mV |
差分片上匹配电阻 | 85-Ω setting | 85 | Ω | ||
100-Ω setting | 100 | Ω | |||
120-Ω setting | 120 | Ω | |||
150-Ω setting | 150 | Ω | |||
tLTR 49 | — | — | — | 10 | µs |
tLTD 50 | — | 4 | — | — | µs |
tLTD_manual 51 | — | 4 | — | — | µs |
tLTR_LTD_manual 52 | — | 15 | — | — | µs |
可编程ppm检测器53 | — | ±62.5,100,125,200,250,300,500和1000 | ppm | ||
运行长度 | — | — | — | 200 | UI |
可编程均衡AC和DC增益 |
AC gain setting = 0 to 354 DC gain setting = 0 to 1 |
请参考 Arria® V GX,GT,SX和ST器件支持的AC增益和DC增益上数据速率>3.25 Gbps的CTLE响应和 Arria® V GX,GT,SX和ST器件的AC增益和DC增益上数据速率≤ 3.25 Gbps的CTLE响应图。 |
符号/说明 | 条件 | 收发器速度等级3 | 单位 | ||
---|---|---|---|---|---|
最小值 | 典型值 | 最大值 | |||
支持的I/O标准 | 1.5 V PCML | ||||
数据速率(6-Gbps收发器) | — | 611 | — | 6553.6 | Mbps |
数据速率(10-Gbps收发器) | — | 0.611 | — | 10.3125 | Gbps |
VOCM (AC耦合) | — | — | 650 | — | mV |
VOCM (DC耦合) | ≤ 3.2 Gbps48 | 670 | 700 | 730 | mV |
差分片上匹配电阻 | 85-Ω setting | — | 85 | — | Ω |
100-Ω setting | — | 100 | — | Ω | |
120-Ω setting | — | 120 | — | Ω | |
150-Ω setting | — | 150 | — | Ω | |
内部差分对偏移 | TX VCM = 0.65 V (AC耦合),15 ps的摆率 | — | — | 15 | ps |
内部收发器模块发送器通道到通道偏移 | ×6 PMA bonded模式 | — | — | 180 | ps |
内部收发器模块发送器通道到通道偏移55 | ×N PMA bonded模式 | — | — | 500 | ps |
符号/说明 | 收发器速度等级3 | 单位 | |
---|---|---|---|
最小值 | 最大值 | ||
支持的数据范围 | 0.611 | 10.3125 | Gbps |
fPLL支持的数据范围 | 611 | 3125 | Mbps |
在所支持的AC增益和DC增益上数据速率>3.25 Gbps的CTLE响应

在所支持的AC增益和DC增益上数据速率≤3.25 Gbps的CTLE响应
100 Ω匹配阻值的 Arria V收发器通道的典型的TX VOD设置
符号 | VOD设置 58 | VOD值(mV) | VOD设置58 | VOD值(mV) |
---|---|---|---|---|
VOD差分峰峰典型(differential peak to peak typical) | 6 59 | 120 | 34 | 680 |
759 | 140 | 35 | 700 | |
859 | 160 | 36 | 720 | |
9 | 180 | 37 | 740 | |
10 | 200 | 38 | 760 | |
11 | 220 | 39 | 780 | |
12 | 240 | 40 | 800 | |
13 | 260 | 41 | 820 | |
14 | 280 | 42 | 840 | |
15 | 300 | 43 | 860 | |
16 | 320 | 44 | 880 | |
17 | 340 | 45 | 900 | |
18 | 360 | 46 | 920 | |
19 | 380 | 47 | 940 | |
20 | 400 | 48 | 960 | |
21 | 420 | 49 | 980 | |
22 | 440 | 50 | 1000 | |
23 | 460 | 51 | 1020 | |
24 | 480 | 52 | 1040 | |
25 | 500 | 53 | 1060 | |
26 | 520 | 54 | 1080 | |
27 | 540 | 55 | 1100 | |
28 | 560 | 56 | 1120 | |
29 | 580 | 57 | 1140 | |
30 | 600 | 58 | 1160 | |
31 | 620 | 59 | 1180 | |
32 | 640 | 60 | 1200 | |
33 | 660 |
发送器预加重水平
下表列出了在下面条件下第一个后抽头的发送器预加重水平上的仿真数据(dB):
- 低频率数据码型—5个1和5个0
- 数据速率—2.5 Gbps
列出的水平代表指定条件下可能的预加重水平,预加重水平随着数据码型和数据速率的变化而变化。
Arria® V器件只在以下条件下支持第一个后抽头预加重:
- 第一个后抽头预加重设置必须满足|B| + |C| ≤ 60,其中|B| = VOD设置,匹配阻值RTERM = 100 Ω,|C| = 第一个后抽头预加重设置。
- 数据速率<5 Gbps时,|B| – |C| > 5,数据速率>5 Gbps时,|B| – |C| > 8.25。
- (VMAX/VMIN – 1)% < 600%,其中VMAX = |B| + |C|,VMIN = |B| – |C|。
PCIe Gen2设计的例外情况:VOD setting = 43和pre-emphasis setting = 19可用于使用Altera PCIe Hard IP和PIPE IP内核的PCIe Gen2设计,其中包括发送去加重–6dB设置(pipe_txdeemp = 1’b0)。
例如,当VOD = 800 mV时,相应的VOD值设置为40。在以下条件下, 1st post tap pre-emphasis setting = 2是有效的:
- |B| + |C| ≤ 60→ 40 + 2 = 42
- |B| – |C| > 5→ 40 – 2 = 38
- (VMAX/VMIN – 1)% < 600%→ (42/38 – 1)% = 10.52%
要对指定数据速率和码型预测其预加重水平,需使用 Arria® V HSSI HSPICE模型进行仿真。
Quartus® II 1st Post Tap Pre-Emphasis Setting | Quartus® II VOD Setting | Unit | ||||||
---|---|---|---|---|---|---|---|---|
10 (200 mV) | 20 (400 mV) | 30 (600 mV) | 35 (700 mV) | 40 (800 mV) | 45 (900 mV) | 50 (1000 mV) | ||
0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | dB |
1 | 1.97 | 0.88 | 0.43 | 0.32 | 0.24 | 0.19 | 0.13 | dB |
2 | 3.58 | 1.67 | 0.95 | 0.76 | 0.61 | 0.5 | 0.41 | dB |
3 | 5.35 | 2.48 | 1.49 | 1.2 | 1 | 0.83 | 0.69 | dB |
4 | 7.27 | 3.31 | 2 | 1.63 | 1.36 | 1.14 | 0.96 | dB |
5 | — | 4.19 | 2.55 | 2.1 | 1.76 | 1.49 | 1.26 | dB |
6 | — | 5.08 | 3.11 | 2.56 | 2.17 | 1.83 | 1.56 | dB |
7 | — | 5.99 | 3.71 | 3.06 | 2.58 | 2.18 | 1.87 | dB |
8 | — | 6.92 | 4.22 | 3.47 | 2.93 | 2.48 | 2.11 | dB |
9 | — | 7.92 | 4.86 | 4 | 3.38 | 2.87 | 2.46 | dB |
10 | — | 9.04 | 5.46 | 4.51 | 3.79 | 3.23 | 2.77 | dB |
11 | — | 10.2 | 6.09 | 5.01 | 4.23 | 3.61 | — | dB |
12 | — | 11.56 | 6.74 | 5.51 | 4.68 | 3.97 | — | dB |
13 | — | 12.9 | 7.44 | 6.1 | 5.12 | 4.36 | — | dB |
14 | — | 14.44 | 8.12 | 6.64 | 5.57 | 4.76 | — | dB |
15 | — | — | 8.87 | 7.21 | 6.06 | 5.14 | — | dB |
16 | — | — | 9.56 | 7.73 | 6.49 | — | — | dB |
17 | — | — | 10.43 | 8.39 | 7.02 | — | — | dB |
18 | — | — | 11.23 | 9.03 | 7.52 | — | — | dB |
19 | — | — | 12.18 | 9.7 | 8.02 | — | — | dB |
20 | — | — | 13.17 | 10.34 | 8.59 | — | — | dB |
21 | — | — | 14.2 | 11.1 | — | — | — | dB |
22 | — | — | 15.38 | 11.87 | — | — | — | dB |
23 | — | — | — | 12.67 | — | — | — | dB |
24 | — | — | — | 13.48 | — | — | — | dB |
25 | — | — | — | 14.37 | — | — | — | dB |
26 | — | — | — | — | — | — | — | dB |
27 | — | — | — | — | — | — | — | dB |
28 | — | — | — | — | — | — | — | dB |
29 | — | — | — | — | — | — | — | dB |
30 | — | — | — | — | — | — | — | dB |
31 | — | — | — | — | — | — | — | dB |
收发器兼容规范
下表列出了 Arria® V GX、GT、SX和ST器件的所有支持协议的物理介质附加子层(PMA)规范兼容。关于协议参数明细和兼容规范的更多信息,请与您的Altera销售代表取得联系。
协议 | 子协议 | 数据速率 (Mbps) |
---|---|---|
PCIe | PCIe Gen1 | 2,500 |
PCIe Gen2 | 5,000 | |
PCIe Cable | 2,500 | |
XAUI | XAUI 2135 | 3,125 |
Serial RapidIO® (SRIO) | SRIO 1250 SR | 1,250 |
SRIO 1250 LR | 1,250 | |
SRIO 2500 SR | 2,500 | |
SRIO 2500 LR | 2,500 | |
SRIO 3125 SR | 3,125 | |
SRIO 3125 LR | 3,125 | |
SRIO 5000 SR | 5,000 | |
SRIO 5000 MR | 5,000 | |
SRIO 5000 LR | 5,000 | |
SRIO_6250_SR | 6,250 | |
SRIO_6250_MR | 6,250 | |
SRIO_6250_LR | 6,250 | |
通用公共无线接口(CPRI) | CPRI E6LV | 614.4 |
CPRI E6HV | 614.4 | |
CPRI E6LVII | 614.4 | |
CPRI E12LV | 1,228.8 | |
CPRI E12HV | 1,228.8 | |
CPRI E12LVII | 1,228.8 | |
CPRI E24LV | 2,457.6 | |
CPRI E24LVII | 2,457.6 | |
CPRI E30LV | 3,072 | |
CPRI E30LVII | 3,072 | |
CPRI E48LVII | 4,915.2 | |
CPRI E60LVII | 6,144 | |
CPRI E96LVIII60 | 9,830.4 | |
Gbps Ethernet (GbE) | GbE 1250 | 1,250 |
OBSAI | OBSAI 768 | 768 |
OBSAI 1536 | 1,536 | |
OBSAI 3072 | 3,072 | |
OBSAI 6144 | 6,144 | |
串行数字接口(SDI) | SDI 270 SD | 270 |
SDI 1485 HD | 1,485 | |
SDI 2970 3G | 2,970 | |
SONET | SONET 155 | 155.52 |
SONET 622 | 622.08 | |
SONET 2488 | 2,488.32 | |
千兆无源光网络(GPON) | GPON 155 | 155.52 |
GPON 622 | 622.08 | |
GPON 1244 | 1,244.16 | |
GPON 2488 | 2,488.32 | |
QSGMII | QSGMII 5000 | 5,000 |
内核性能规范
时钟树规范
参数 | 性能 | 单位 | ||
---|---|---|---|---|
–I3, –C4 | –I5, –C5 | –C6 | ||
Global clock and Regional clock | 625 | 625 | 525 | MHz |
Peripheral clock | 450 | 400 | 350 | MHz |
PLL规范
符号 | 参数 | 条件 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|---|---|
fIN | Input clock frequency | -3速度等级 | 5 | — | 800 61 | MHz |
-4速度等级 | 5 | — | 80061 | MHz | ||
-5速度等级 | 5 | — | 75061 | MHz | ||
-6速度等级 | 5 | — | 62561 | MHz | ||
fINPFD | Integer input clock frequency to the phase frequency detector (PFD) | — | 5 | — | 325 | MHz |
fFINPFD | Fractional input clock frequency to the PFD | — | 50 | — | 160 | MHz |
fVCO 62 | PLL voltage-controlled oscillator (VCO) operating range | -3速度等级 | 600 | — | 1600 | MHz |
-4速度等级 | 600 | — | 1600 | MHz | ||
-5速度等级 | 600 | — | 1600 | MHz | ||
-6速度等级 | 600 | — | 1300 | MHz | ||
tEINDUTY | Input clock or external feedback clock input duty cycle | — | 40 | — | 60 | % |
fOUT | Output frequency for internal global or regional clock | -3速度等级 | — | — | 500 63 | MHz |
-4速度等级 | — | — | 50063 | MHz | ||
-5速度等级 | — | — | 50063 | MHz | ||
-6速度等级 | — | — | 40063 | MHz | ||
fOUT_EXT | Output frequency for external clock output | -3速度等级 | — | — | 67063 | MHz |
-4速度等级 | — | — | 67063 | MHz | ||
-5速度等级 | — | — | 62263 | MHz | ||
-6速度等级 | — | — | 50063 | MHz | ||
tOUTDUTY | Duty cycle for external clock output (when set to 50%) | — | 45 | 50 | 55 | % |
tFCOMP | External feedback clock compensation time | — | — | — | 10 | ns |
tDYCONFIGCLK | Dynamic configuration clock for mgmt_clk and scanclk | — | — | — | 100 | MHz |
tLOCK | Time required to lock from end-of-device configuration or deassertion of areset | — | — | — | 1 | ms |
tDLOCK | Time required to lock dynamically (after switchover or reconfiguring any non-post-scale counters/delays) | — | — | — | 1 | ms |
fCLBW | PLL closed-loop bandwidth | 低 | — | 0.3 | — | MHz |
中 | — | 1.5 | — | MHz | ||
高64 | — | 4 | — | MHz | ||
tPLL_PSERR | Accuracy of PLL phase shift | — | — | — | ±50 | ps |
tARESET | Minimum pulse width on the areset signal | — | 10 | — | — | ns |
tINCCJ 65 66 | Input clock cycle-to-cycle jitter | FREF ≥ 100 MHz | — | — | 0.15 | UI (p-p) |
FREF < 100 MHz | — | — | ±750 | ps (p-p) | ||
tOUTPJ_DC 67 | Period jitter for dedicated clock output in integer PLL | FOUT ≥ 100 MHz | — | — | 175 | ps (p-p) |
FOUT < 100 MHz | — | — | 17.5 | mUI (p-p) | ||
tFOUTPJ_DC 67 | Period jitter for dedicated clock output in fractional PLL | FOUT ≥ 100 MHz | — | — | 250 68, 175 69 | ps (p-p) |
FOUT < 100 MHz | — | — | 2568, 17.569 | mUI (p-p) | ||
tOUTCCJ_DC 67 | Cycle-to-cycle jitter for dedicated clock output in integer PLL | FOUT ≥ 100 MHz | — | — | 175 | ps (p-p) |
FOUT < 100 MHz | — | — | 17.5 | mUI (p-p) | ||
tFOUTCCJ_DC 67 | Cycle-to-cycle jitter for dedicated clock output in fractional PLL | FOUT ≥ 100 MHz | — | — | 25068, 17569 | ps (p-p) |
FOUT < 100 MHz | — | — | 2568, 17.569 | mUI (p-p) | ||
tOUTPJ_IO 67 70 | Period jitter for clock output on a regular I/O in integer PLL | FOUT ≥ 100 MHz | — | — | 600 | ps (p-p) |
FOUT < 100 MHz | — | — | 60 | mUI (p-p) | ||
tFOUTPJ_IO 67 68 70 | Period jitter for clock output on a regular I/O in fractional PLL | FOUT ≥ 100 MHz | — | — | 600 | ps (p-p) |
FOUT < 100 MHz | — | — | 60 | mUI (p-p) | ||
tOUTCCJ_IO 67 70 | Cycle-to-cycle jitter for clock output on a regular I/O in integer PLL | FOUT ≥ 100 MHz | — | — | 600 | ps (p-p) |
FOUT < 100 MHz | — | — | 60 | mUI (p-p) | ||
tFOUTCCJ_IO 67 68 70 | Cycle-to-cycle jitter for clock output on a regular I/O in fractional PLL | FOUT ≥ 100 MHz | — | — | 600 | ps (p-p) |
FOUT < 100 MHz | — | — | 60 | mUI (p-p) | ||
tCASC_OUTPJ_DC 67 71 | Period jitter for dedicated clock output in cascaded PLLs | FOUT ≥ 100 MHz | — | — | 175 | ps (p-p) |
FOUT < 100 MHz | — | — | 17.5 | mUI (p-p) | ||
tDRIFT | Frequency drift after PFDENA is disabled for a duration of 100 µs | — | — | — | ±10 | % |
dKBIT | Bit number of Delta Sigma Modulator (DSM) | — | 8 | 24 | 32 | bits |
kVALUE | Numerator of fraction | — | 128 | 8388608 | 2147483648 | — |
fRES | Resolution of VCO frequency | fINPFD = 100 MHz | 390625 | 5.96 | 0.023 | Hz |
- Upstream PLL: 0.59 MHz ≤ Upstream PLL BW < 1 MHz
- Downstream PLL: Downstream PLL BW > 2 MHz
DSP模块性能规范
模式 | 性能 | 单位 | |||
---|---|---|---|---|---|
–I3, –C4 | –I5, –C5 | –C6 | |||
使用一个DSP模块的模式 | 独立9 × 9乘法运算 | 370 | 310 | 220 | MHz |
独立18 × 19乘法运算 | 370 | 310 | 220 | MHz | |
独立18 × 25乘法运算 | 370 | 310 | 220 | MHz | |
独立20 × 24乘法运算 | 370 | 310 | 220 | MHz | |
独立27 × 27乘法运算 | 310 | 250 | 200 | MHz | |
两个18 × 19乘法加法器模式 | 370 | 310 | 220 | MHz | |
与36-bit输入相加的18 × 18乘法加法器 | 370 | 310 | 220 | MHz | |
使用两个DSP模块的模式 | 复数18 × 19乘法运算 | 370 | 310 | 220 | MHz |
存储器模块性能规范
要实现最大的存储器模块性能,需要使用一个通过片上PLL的全局时钟布线的存储器模块时钟,并设置成50%输出占空比。使用 Quartus® II软件报告存储器模块时钟方案的时序。
当使用错误检测循环冗余校验(CRC)功能时,fMAX没有降级(degradation)。
储存器 | 模式 | 使用的资源 | 性能 | 单位 | |||
---|---|---|---|---|---|---|---|
ALUT | 储存器 | –I3, –C4 | –I5, –C5 | –C6 | |||
MLAB | 单端口,所有支持的宽度 | 0 | 1 | 500 | 450 | 400 | MHz |
简单双端口,所有支持的宽度 | 0 | 1 | 500 | 450 | 400 | MHz | |
对同一地址读写的简单双端口 | 0 | 1 | 400 | 350 | 300 | MHz | |
ROM,所有支持的宽度 | — | — | 500 | 450 | 400 | MHz | |
M10K模块 | 单端口,所有支持的宽度 | 0 | 1 | 400 | 350 | 285 | MHz |
简单双端口,所有支持的宽度 | 0 | 1 | 400 | 350 | 285 | MHz | |
read-during-write选项设为Old Data的简单双端口,所有支持的宽度 | 0 | 1 | 315 | 275 | 240 | MHz | |
真双端口,所有支持的宽度 | 0 | 1 | 400 | 350 | 285 | MHz | |
ROM,所有支持的宽度 | 0 | 1 | 400 | 350 | 285 | MHz |
内部温度传感二极管规范
温度范围 | 精度 | 偏移校准选项 | 采样率 | 转换时间 | 分辨率 | 无失码的最小分辨率 |
---|---|---|---|---|---|---|
–40到100°C | ±8°C | No | 1 MHz | < 100 ms | 8 bits | 8 bits |
外设性能
本节介绍了外设性能,高速I/O和外部存储器接口。
实际可达到的频率取决于设计和系统具体因素。要确保您设计中的正确时序收敛并根据具体的设计和系统设置来执行HSPICE/IBIS仿真,以确定在您的系统中能达到的最大频率。
高速I/O规范
符号 | 条件 | –I3, –C4 | –I5, –C5 | –C6 | 单位 | |||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|
最小值 | 典型值 | 最大值 | 最小值 | 典型值 | 最大值 | 最小值 | 典型值 | 最大值 | ||||
fHSCLK_in(输入时钟频率) 真差分I/O标准 | 时钟增强因子(clock boost factor) W = 1 to 40 72 | 5 | — | 800 | 5 | — | 750 | 5 | — | 625 | MHz | |
fHSCLK_in (输入时钟频率)单端I/O标准73 | 时钟增强因子 W = 1 to 40 72 | 5 | — | 625 | 5 | — | 625 | 5 | — | 500 | MHz | |
fHSCLK_in (输入时钟频率)单端I/O标准74 | 时钟增强因子 W = 1 to 40 72 | 5 | — | 420 | 5 | — | 420 | 5 | — | 420 | MHz | |
fHSCLK_OUT(输出时钟频率) | — | 5 | — | 625 75 | 5 | — | 62575 | 5 | — | 50075 | MHz | |
发送器 | 真差分I/O标准 - fHSDR(数据速率) | SERDES因子 J = 3 to 10 76 | 77 | — | 1250 | 77 | — | 1250 | 77 | — | 1050 | Mbps |
SERDES因子 J ≥ 876 78, LVDS TX with RX DPA | 77 | — | 1600 | 77 | — | 1500 | 77 | — | 1250 | Mbps | ||
SERDES因子J = 1到2,使用DDR寄存器 | 77 | — | 79 | 77 | — | 79 | 77 | — | 79 | Mbps | ||
具有三个外部输出电阻网络的仿真差分I/O标准 - fHSDR (数据速率) 80 | SERDES因子J = 4到10 81 | 77 | — | 945 | 77 | — | 945 | 77 | — | 945 | Mbps | |
具有一个外部输出电阻网络的仿真差分I/O标准- fHSDR (数据速率)80 | SERDES因子J = 4到1081 | 77 | — | 200 | 77 | — | 200 | 77 | — | 200 | Mbps | |
tx Jitter- 真差分I/O标准 | 数据速率的总抖动600 Mbps–1.25 Gbps | — | — | 160 | — | — | 160 | — | — | 160 | ps | |
数据速率的总抖动 < 600 Mbps | — | — | 0.1 | — | — | 0.1 | — | — | 0.1 | UI | ||
tx Jitter- 具有三个外部输出电阻网络的仿真差分I/O标准 | 数据速率的总抖动600 Mbps–1.25 Gbps | — | — | 260 | — | — | 300 | — | — | 350 | ps | |
数据速率的总抖动 < 600 Mbps | — | — | 0.16 | — | — | 0.18 | — | — | 0.21 | UI | ||
tx Jitter-具有一个外部输出电阻网络的仿真差分I/O标准 | — | — | — | 0.15 | — | — | 0.15 | — | — | 0.15 | UI | |
tDUTY | 真和仿真差分I/O标准的TX输出时钟占空比 | 45 | 50 | 55 | 45 | 50 | 55 | 45 | 50 | 55 | % | |
tRISE和tFALL | 真差分I/O标准82 | — | — | 160 | — | — | 180 | — | — | 200 | ps | |
具有三个外部输出电阻网络的仿真差分I/O标准 | — | — | 250 | — | — | 250 | — | — | 300 | ps | ||
具有一个外部输出电阻网络的仿真差分I/O标准 | — | — | 500 | — | — | 500 | — | — | 500 | ps | ||
TCCS | 真差分I/O标准 | — | — | 150 | — | — | 150 | — | — | 150 | ps | |
仿真差分I/O标准 | — | — | 300 | — | — | 300 | — | — | 300 | ps | ||
接收器 | 真差分I/O标准 - fHSDRDPA(数据速率) | SERDES因子J = 3到1076 | 150 | — | 1250 | 150 | — | 1250 | 150 | — | 1050 | Mbps |
SERDES factor J ≥ 8 with DPA76 78 | 150 | — | 1600 | 150 | — | 1500 | 150 | — | 1250 | Mbps | ||
fHSDR (数据速率) | SERDES factor J = 3 to 10 | 77 | — | 83 | 77 | — | 83 | 77 | — | 83 | Mbps | |
SERDES因子J = 1到2,使用DDR寄存器 | 77 | — | 79 | 77 | — | 79 | 77 | — | 79 | Mbps | ||
DPA模式 | DPA运行长度 | — | — | — | 10000 | — | — | 10000 | — | — | 10000 | UI |
Soft-CDR模式 | Soft-CDR ppm容限 | — | — | — | 300 | — | — | 300 | — | — | 300 | ±ppm |
Non-DPA模式 | 采样窗口 | — | — | — | 300 | — | — | 300 | — | — | 300 | ps |
DPA锁定时间规范
标准 | 训练码型(training pattern) | 在训练码型的一次重复中的数据跳变次数 | 每256个数据跳变的重复次数84 | 最大数据跳变 |
---|---|---|---|---|
SPI-4 | 00000000001111111111 | 2 | 128 | 640 |
Parallel Rapid I/O | 00001111 | 2 | 128 | 640 |
10010000 | 4 | 64 | 640 | |
其他 | 10101010 | 8 | 32 | 640 |
01010101 | 8 | 32 | 640 |
LVDS Soft-CDR/DPA正弦抖动容限规范
抖动频率(Hz) | 正弦抖动(UI) | |
---|---|---|
F1 | 10,000 | 25.000 |
F2 | 17,565 | 25.000 |
F3 | 1,493,000 | 0.350 |
F4 | 50,000,000 | 0.350 |
DLL频率范围规范
参数 | –I3, –C4 | –I5, –C5 | –C6 | 单位 |
---|---|---|---|---|
DLL operating frequency range | 200 – 667 | 200 – 667 | 200 – 667 | MHz |
DQS逻辑模块规范
DQS延迟缓存的数量 | –I3, –C4 | –I5, –C5 | –C6 | 单位 |
---|---|---|---|---|
2 | 40 | 80 | 80 | ps |
存储器输出时钟抖动规范
参数 | 时钟网络 | 符号 | –I3, –C4 | –I5, –C5 | –C6 | 单位 | |||
---|---|---|---|---|---|---|---|---|---|
Min | Max | Min | Max | Min | Max | ||||
Clock period jitter | PHYCLK | tJIT(per) | -41 | 41 | -50 | 50 | -55 | 55 | ps |
Cycle-to-cycle period抖动 | PHYCLK | tJIT(cc) | 63 | 90 | 94 | ps |
OCT校准模块规范
符号 | 说明 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|---|
OCTUSRCLK | OCT校准模块需要的时钟 | — | — | 20 | MHz |
TOCTCAL | RS OCT/RT OCT校准所需要的OCTUSRCLK时钟周期数 | — | 1000 | — | 周期 |
TOCTSHIFT | 移出OCT代码所需要的OCTUSRCLK时钟周期数 | — | 32 | — | 周期 |
TRS_RT | 双向I/O缓存中dyn_term_ctrl与oe信号跳变以在RS OCT与RT OCT之间进行动态切换所需要的时间 | — | 2.5 | — | ns |
占空比失真 (DCD)规范
符号 | –I3, –C4 | –C5, –I5 | –C6 | 单位 | |||
---|---|---|---|---|---|---|---|
最小值 | 最大值 | 最小值 | 最大值 | 最小值 | 最大值 | ||
输出占空比 | 45 | 55 | 45 | 55 | 45 | 55 | % |
HPS规范
本节介绍了 Arria® V器件的HPS规范和时序。
对于HPS复位,HPS硬复位信号和软复位信号(HPS_nRST和HPS_nPOR)的最小复位脉冲宽度是6个时钟周期的HPS_CLK1。
HPS时钟性能
符号/说明 | –I3 | –C4 | –C5, –I5 | –C6 | 单位 |
---|---|---|---|---|---|
mpu_base_clk(微处理器单元时钟) | 1050 | 925 | 800 | 700 | MHz |
main_base_clk (L3/L4互联时钟) | 400 | 400 | 400 | 350 | MHz |
h2f_user0_clk | 100 | 100 | 100 | 100 | MHz |
h2f_user1_clk | 100 | 100 | 100 | 100 | MHz |
h2f_user2_clk | 200 | 200 | 200 | 160 | MHz |
HPS PLL规范
HPS PLL VCO频率范围
说明 | 速度等级 | 最小值 | 最大置 | 单位 |
---|---|---|---|---|
VCO范围 | –C5, –I5, –C6 | 320 | 1,600 | MHz |
–C4 | 320 | 1,850 | MHz | |
–I3 | 320 | 2,100 | MHz |
HPS PLL输入时钟范围
HPS PLL输入时钟范围是10 – 50 MHz。此时钟范围应用于HPS_CLK1以及HPS_CLK2输入。
HPS PLL输入抖动
使用下面公式计算HPS PLL能够承受的最大输入抖动(peak-to-peak)。divide value (N)是每个PLL的VCO寄存器的分母值。PLL输入参考时钟除以此值。该分母的范围是1到64。
Maximum input jitter = Input clock period × Divide value (N) × 0.02
输入参考时钟周期 | Divide Value (N) | 最大抖动 | 单位 |
---|---|---|---|
40 ns | 1 | 0.8 | ns |
40 ns | 2 | 1.6 | ns |
40 ns | 4 | 3.2 | ns |
Quad SPI闪存时序特征
符号 | 说明 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|---|
Fclk | CLK时钟频率 | — | — | 108 | MHz |
Tdutycycle | QSPI_CLK占空比 | 45 | — | 55 | % |
Tdssfrst | 第一个时钟沿之前的输出延迟QSPI_SS有效 | — | 1/2周期的QSPI_CLK | — | ns |
Tdsslst | 最后一个时钟沿之后的输出延迟QSPI_SS有效 | -1 | — | 1 | ns |
Tdio | I/O数据输出延迟 | -1 | — | 1 | ns |
Tdinmax | 从QSPI_CLK的下降沿到数据到达SoC的最大数据输入延迟。通过编程qspiregs.rddatacap寄存器的延迟域可以调整输入数据的采集逻辑。 | — | — | — | — |
SPI时序特征
符号 | 说明 | 最小值 | 最大值 | 单位 |
---|---|---|---|---|
Tclk | CLK时钟周期 | — | 16.67 | ns |
Tdutycycle | SPI_CLK占空比 | 45 | 55 | % |
Tdssfrst | 第一个时钟沿之前的输出延迟SPI_SS有效 | 8 | — | ns |
Tdsslst | 最后一个时钟沿之后的输出延迟SPI_SS有效 | 8 | — | ns |
Tdio | 主出从进(MOSI)输出延迟 | -1 | 1 | ns |
Tdinmax | 从SPI_CLK的下降沿到数据到达SoC的最大数据输入延迟。通过编程RX样本延迟寄存器可以控制输入数据的采集。 | — | 500 | ns |
符号 | 说明 | 最小值 | 最大值 | 单位 |
---|---|---|---|---|
Tclk | CLK时钟周期 | 20 | — | ns |
Ts | MOSI建立时间 | 5 | — | ns |
Th | MOSI保持时间 | 5 | — | ns |
Tsuss | 第一个时钟沿之前的建立时间SPI_SS有效 | 8 | — | ns |
Thss | 最后一个时钟沿之后的保持时间SPI_SS有效 | 8 | — | ns |
Td | 主进从出(MISO)输出延迟 | — | 6 | ns |
SD/MMC时序特征
符号 | 说明 | 最小值 | 最大值 | 单位 |
---|---|---|---|---|
Tclk | SDMMC_CLK_OUT时钟周期(高速模式) | 20 | — | ns |
SDMMC_CLK_OUT时钟周期(默认速度模式) | 40 | — | ns | |
Tdutycycle | SDMMC_CLK_OUT占空比 | 45 | 55 | % |
Td | SDMMC_CMD/SDMMC_D输出延迟 | — | 6 | ns |
Tdinmax | 从SDMMC_CLK的上升沿到数据到达SoC的最大输入延迟 | — | 25 | ns |
USB时序特征
由于时序问题,通过USB控制器,支持LPM模式的PHY可能不会正确运行。设计人员被建议使用MicroChip USB3300 PHY器件,此器件已被证明在开发板上是成功的。
符号 | 说明 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|---|
Tclk | USB CLK时钟周期 | — | 16.67 | — | ns |
Td | CLK到USB_STP/USB_DATA[7:0]输出延迟 | 4.4 | — | 11 | ns |
Tsu | USB_DIR/USB_NXT/USB_DATA[7:0]的建立时间 | 2 | — | — | ns |
Th | USB_DIR/USB_NXT/USB_DATA[7:0]的保持时间 | 1 | — | — | ns |
以太网介质访问控制器(EMAC)时序特征
符号 | 说明 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|---|
Tclk (1000Base-T) | TX_CLK时钟周期 | — | 8 | — | ns |
Tclk (100Base-T) | TX_CLK时钟周期 | — | 40 | — | ns |
Tclk (10Base-T) | TX_CLK时钟周期 | — | 400 | — | ns |
Tdutycycle | TX_CLK占空比 | 45 | — | 55 | % |
Td | TX_CLK到TXD/TX_CTL输出数据延迟 | -0.85 | — | 0.15 | ns |
符号 | 说明 | 最小值 | 典型值 | 单位 |
---|---|---|---|---|
Tclk (1000Base-T) | RX_CLK时钟周期 | — | 8 | ns |
Tclk (100Base-T) | RX_CLK时钟周期 | — | 40 | ns |
Tclk (10Base-T) | RX_CLK时钟周期 | — | 400 | ns |
Tsu | RX_D/RX_CTL建立时间 | 1 | — | ns |
Th | RX_D/RX_CTL保持时间 | 1 | — | ns |
符号 | 说明 | 最小值 | 典型值 | 单位 |
---|---|---|---|---|
Tclk | MDC时钟周期 | — | 400 | ns |
Td | MDC到MDIO输出数据延迟 | 10 | — | ns |
Ts | MDIO数据的建立时间 | 10 | — | ns |
Th | MDIO数据的保持时间 | 0 | — | ns |
I2C时序特征
符号 | 说明 | 标准模式 | 快速模式 | 单位 | ||
---|---|---|---|---|---|---|
最小值 | 最大值 | 最小值 | 最大值 | |||
Tclk | 串行时钟(SCL)时钟周期 | — | 10 | — | 2.5 | µs |
Tclkhigh | SCL高时间 | 4.7 | — | 0.6 | — | µs |
Tclklow | SCL低时间 | 4 | — | 1.3 | — | µs |
Ts | 串行数据线(SDA)数据到SCL的建立时间 | 0.25 | — | 0.1 | — | µs |
Th | SCL到SDA数据的保持时间 | 0 | 3.45 | 0 | 0.9 | µs |
Td | SCL到SDA输出数据延迟 | — | 0.2 | — | 0.2 | µs |
Tsu_start | 一个重复启动条件的建立时间 | 4.7 | — | 0.6 | — | µs |
Thd_start | 一个重复启动条件的保持时间 | 4 | — | 0.6 | — | µs |
Tsu_stop | 一个停止条件的建立时间 | 4 | — | 0.6 | — | µs |
NAND时序特征
符号 | 说明 | 最小值 | 最大值 | 单位 |
---|---|---|---|---|
Twp 85 | 写使能脉冲宽度 | 10 | — | ns |
Twh 85 | 写使能保持时间 | 7 | — | ns |
Trp 85 | 读使能脉冲宽度 | 10 | — | ns |
Treh 85 | 读使能保持时间 | 7 | — | ns |
Tclesu 85 | 命令锁存使能到写使能建立时间 | 10 | — | ns |
Tcleh 85 | 命令锁存使能到写使能保持时间 | 5 | — | ns |
Tcesu 85 | 芯片使能到写使能建立时间 | 15 | — | ns |
Tceh 85 | 芯片使能到写使能保持时间 | 5 | — | ns |
Talesu 85 | 地址锁存使能到写使能建立时间 | 10 | — | ns |
Taleh 85 | 地址锁存使能到写使能保持时间 | 5 | — | ns |
Tdsu 85 | 数据到写使能建立时间 | 10 | — | ns |
Tdh 85 | 数据到写使能保持时间 | 5 | — | ns |
Tcea | 芯片使能到数据存取时间 | — | 25 | ns |
Trea | 读使能到数据存取时间 | — | 16 | ns |
Trhz | 读使能到数据高阻抗 | — | 100 | ns |
Trr | 准备就绪到读使能低 | 20 | — | ns |
ARM走线时序特征
说明 | 最小值 | 最大值 | 单位 |
---|---|---|---|
CLK时钟周期 | 12.5 | — | ns |
CLK最大占空比 | 45 | 55 | % |
CLK到D0 –D7输出数据延迟 | -1 | 1 | ns |
UART接口
最大UART波特率为每秒6.25兆符号。
GPIO接口
最小可检测的通用I/O (GPIO)脉冲宽度是2 μs。脉冲宽度基于1 MHz的去抖动时钟频率。
HPS JTAG时序规范
配置规范
本节介绍了 Arria® V器件的配置规范和时序。
POR规范
FPGA JTAG配置时序
符号 | 说明 | 最小值 | 最大值 | 单位 |
---|---|---|---|---|
tJCP | TCK时钟周期 | 30, 167 88 | — | ns |
tJCH | TCK时钟高时间 | 14 | — | ns |
tJCL | TCK时钟低时间 | 14 | — | ns |
tJPSU (TDI) | TDI JTAG端口建立时间 | 2 | — | ns |
tJPSU (TMS) | TMS JTAG端口建立时间 | 3 | — | ns |
tJPH | JTAG端口保持时间 | 5 | — | ns |
tJPCO | JTAG端口时钟到输出 | — | 12 89 | ns |
tJPZX | JTAG端口高阻抗到有效输出 | — | 1489 | ns |
tJPXZ | JTAG端口有效输出到高阻抗 | — | 1489 | ns |
FPP配置时序
FPP配置的DCLK与DATA[]比率(r)
当开启加密或压缩功能时,快速被动并行(FPP)配置需要一个不同的DCLK与DATA[]的比率。
根据DCLK与DATA[]的比率,主机(host)必须发送一个DCLK频率,此频率为r乘以DATA[]速率,单位为字节每秒(Bps)或字每秒(Wps)。例如,在FPP ×16中,其中r是2,DCLK频率必须是2乘以DATA[]速率(单位是Wps) 。
配置方案 | 加密 | 压缩 | DCLK与DATA[]的比率(r) |
---|---|---|---|
FPP(8比特宽) | Off | Off | 1 |
On | Off | 1 | |
Off | On | 2 | |
On | On | 2 | |
FPP(16比特宽) | Off | Off | 1 |
On | Off | 2 | |
Off | On | 4 | |
On | On | 4 |
当DCLK-to-DATA[] = 1时的FPP配置时序
当您使能解压缩或设计安全功能时,DCLK-to-DATA[]比率对于FPP ×8和FPP ×16是不同的。关于相应的DCLK-to-DATA[]比率,请参考 Arria® V器件的DCLK-to-DATA[]比率表。
符号 | 参数 | 最小值 | 最大值 | 单位 |
---|---|---|---|---|
tCF2CD | nCONFIG low to CONF_DONE low | — | 600 | ns |
tCF2ST0 | nCONFIG low to nSTATUS low | — | 600 | ns |
tCFG | nCONFIG low pulse width | 2 | — | µs |
tSTATUS | nSTATUS low pulse width | 268 | 1506 90 | µs |
tCF2ST1 | nCONFIG high to nSTATUS high | — | 1506 91 | µs |
tCF2CK 92 | nCONFIG high to first rising edge on DCLK | 1506 | — | µs |
tST2CK 92 | nSTATUS high to first rising edge of DCLK | 2 | — | µs |
tDSU | DATA[] setup time before rising edge on DCLK | 5.5 | — | ns |
tDH | DATA[] hold time after rising edge on DCLK | 0 | — | ns |
tCH | DCLK high time | 0.45 × 1/fMAX | — | s |
tCL | DCLK low time | 0.45 × 1/fMAX | — | s |
tCLK | DCLK period | 1/fMAX | — | s |
fMAX | DCLK frequency (FPP ×8/ ×16) | — | 125 | MHz |
tCD2UM | CONF_DONE high to user mode93 | 175 | 437 | µs |
tCD2CU | CONF_DONE high to CLKUSR enabled | 4×最大化DCLK周期 | — | — |
tCD2UMC | CONF_DONE high to user mode with CLKUSR option on | tCD2CU + (Tinit × CLKUSR周期) | — | — |
Tinit | Number of clock cycles required for device initialization | 17,408 | — | 周期 |
当DCLK-to-DATA[] > 1时的FPP配置时序
符号 | 参数 | 最小值 | 最大值 | 单位 |
---|---|---|---|---|
tCF2CD | nCONFIG low to CONF_DONE low | — | 600 | ns |
tCF2ST0 | nCONFIG low to nSTATUS low | — | 600 | ns |
tCFG | nCONFIG low pulse width | 2 | — | µs |
tSTATUS | nSTATUS low pulse width | 268 | 1506 94 | µs |
tCF2ST1 | nCONFIG high to nSTATUS high | — | 150695 | µs |
tCF2CK 96 | nCONFIG high to first rising edge on DCLK | 1506 | — | µs |
tST2CK 96 | nSTATUS high to first rising edge of DCLK | 2 | — | µs |
tDSU | DATA[] setup time before rising edge on DCLK | 5.5 | — | ns |
tDH | DATA[] hold time after rising edge on DCLK | N – 1/fDCLK 97 | — | s |
tCH | DCLK high time | 0.45 × 1/fMAX | — | s |
tCL | DCLK low time | 0.45 × 1/fMAX | — | s |
tCLK | DCLK period | 1/fMAX | — | s |
fMAX | DCLK frequency (FPP ×8/ ×16) | — | 125 | MHz |
tR | Input rise time | — | 40 | ns |
tF | Input fall time | — | 40 | ns |
tCD2UM | CONF_DONE high to user mode98 | 175 | 437 | µs |
tCD2CU | CONF_DONE high to CLKUSR enabled | 4 ×最大化DCLK周期 | — | — |
tCD2UMC | CONF_DONE high to user mode with CLKUSR option on | tCD2CU + (Tinit × CLKUSR周期) | — | — |
Tinit | Number of clock cycles required for device initialization | 17,408 | — | 周期 |
AS配置时序
符号 | 参数 | 最小值 | 最大值 | 单位 |
---|---|---|---|---|
tCO | DCLK falling edge to the AS_DATA0/ASDO output | — | 2 | ns |
tSU | Data setup time before the falling edge on DCLK | 1.5 | — | ns |
tDH | Data hold time after the falling edge on DCLK | 0 | — | ns |
tCD2UM | CONF_DONE high to user mode | 175 | 437 | µs |
tCD2CU | CONF_DONE high to CLKUSR enabled | 4 ×最大化DCLK周期 | — | — |
tCD2UMC | CONF_DONE high to user mode with CLKUSR option on | tCD2CU + (Tinit × CLKUSR周期) | — | — |
Tinit | Number of clock cycles required for device initialization | 17,408 | — | 周期 |
AS配置方案中的DCLK频率规范
参数 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|
DCLK frequency in AS configuration scheme | 5.3 | 7.9 | 12.5 | MHz |
10.6 | 15.7 | 25.0 | MHz | |
21.3 | 31.4 | 50.0 | MHz | |
42.6 | 62.9 | 100.0 | MHz |
PS配置时序
符号 | 参数 | 最小值 | 最大值 | 单位 |
---|---|---|---|---|
tCF2CD | nCONFIG low to CONF_DONE low | — | 600 | ns |
tCF2ST0 | nCONFIG low to nSTATUS low | — | 600 | ns |
tCFG | nCONFIG low pulse width | 2 | — | µs |
tSTATUS | nSTATUS low pulse width | 268 | 150699 | µs |
tCF2ST1 | nCONFIG high to nSTATUS high | — | 1506100 | µs |
tCF2CK 101 | nCONFIG high to first rising edge on DCLK | 1506 | — | µs |
tST2CK 101 | nSTATUS high to first rising edge of DCLK | 2 | — | µs |
tDSU | DATA[] setup time before rising edge on DCLK | 5.5 | — | ns |
tDH | DATA[] hold time after rising edge on DCLK | 0 | — | ns |
tCH | DCLK high time | 0.45 × 1/fMAX | — | s |
tCL | DCLK low time | 0.45 × 1/fMAX | — | s |
tCLK | DCLK period | 1/fMAX | — | s |
fMAX | DCLK frequency | — | 125 | MHz |
tCD2UM | CONF_DONE high to user mode102 | 175 | 437 | µs |
tCD2CU | CONF_DONE high to CLKUSR enabled | 4 ×最大化DCLK周期 | — | — |
tCD2UMC | CONF_DONE high to user mode with CLKUSR option on | tCD2CU + (Tinit × CLKUSR周期) | — | — |
Tinit | Number of clock cycles required for device initialization | 17,408 | — | 周期 |
初始化
配置文件
器件系列 | 成员代码 | 配置.rbf文件大小(比特) | IOCSR .rbf文件大小(比特) |
---|---|---|---|
Arria® V GX | A1 | 71,015,552 | 439,960 |
A3 | 71,015,552 | 439,960 | |
A5 | 101,740,640 | 446,360 | |
A7 | 101,740,640 | 446,360 | |
B1 | 137,784,928 | 457,368 | |
B3 | 137,784,928 | 457,368 | |
B5 | 185,915,648 | 463,128 | |
B7 | 185,915,648 | 463,128 | |
Arria® V GT | C3 | 71,015,552 | 439,960 |
C7 | 101,740,640 | 446,360 | |
D3 | 137,784,928 | 457,368 | |
D7 | 185,915,648 | 463,128 | |
Arria® V SX | B3 | 185,903,520 | 450,968 |
B5 | 185,903,520 | 450,968 | |
Arria® V ST | D3 | 185,903,520 | 450,968 |
D5 | 185,903,520 | 450,968 |
最短配置时间评估
器件系列 | 成员代码 | 主动串行104 | 快速被动并行105 | ||||
---|---|---|---|---|---|---|---|
宽度 | DCLK (MHz) | 最短配置时间(ms) | 宽度 | DCLK (MHz) | 最短配置时间(ms) | ||
Arria® V GX | A1 | 4 | 100 | 178 | 16 | 125 | 36 |
A3 | 4 | 100 | 178 | 16 | 125 | 36 | |
A5 | 4 | 100 | 255 | 16 | 125 | 51 | |
A7 | 4 | 100 | 255 | 16 | 125 | 51 | |
B1 | 4 | 100 | 344 | 16 | 125 | 69 | |
B3 | 4 | 100 | 344 | 16 | 125 | 69 | |
B5 | 4 | 100 | 465 | 16 | 125 | 93 | |
B7 | 4 | 100 | 465 | 16 | 125 | 93 | |
Arria® V GT | C3 | 4 | 100 | 178 | 16 | 125 | 36 |
C7 | 4 | 100 | 255 | 16 | 125 | 51 | |
D3 | 4 | 100 | 344 | 16 | 125 | 69 | |
D7 | 4 | 100 | 465 | 16 | 125 | 93 | |
Arria® V SX | B3 | 4 | 100 | 465 | 16 | 125 | 93 |
B5 | 4 | 100 | 465 | 16 | 125 | 93 | |
Arria® V ST | D3 | 4 | 100 | 465 | 16 | 125 | 93 |
D5 | 4 | 100 | 465 | 16 | 125 | 93 |
远程系统更新
用户看门狗内部振荡器频率规范
参数 | 最小值 | 典型值 | 最大值 | 单位 |
---|---|---|---|---|
User watchdog internal oscillator frequency | 5.3 | 7.9 | 12.5 | MHz |
I/O时序
Altera提供两种方法来确定I/O时序—基于Excel的I/O时序和 Quartus® II时序分析器。
基于Excel的I/O时序提供对每种器件密度和速度等级提供管脚时序性能。数据通常用于设计FPGA之前,以获得时序预算的评估,此评估作为链路时序分析的一部分。
在完成布局布线后, Quartus® II时序分析器根据设计特征提供一个更精准的I/O时序数据。
可编程的IOE延时
参数 108 | 可用设置 | 最小偏移109 | 快速模型 | 慢速模型 | 单位 | |||||
---|---|---|---|---|---|---|---|---|---|---|
工业 | 商业 | –C4 | –C5 | –C6 | –I3 | –I5 | ||||
D1 | 32 | 0 | 0.508 | 0.517 | 0.870 | 1.063 | 1.063 | 0.872 | 1.057 | ns |
D3 | 8 | 0 | 1.763 | 1.795 | 2.999 | 3.496 | 3.571 | 3.031 | 3.643 | ns |
D4 | 32 | 0 | 0.508 | 0.518 | 0.869 | 1.063 | 1.063 | 1.063 | 1.057 | ns |
D5 | 32 | 0 | 0.508 | 0.517 | 0.870 | 1.063 | 1.063 | 0.872 | 1.057 | ns |
可编程输出缓存延迟
符号 | 参数 | 典型值 | 单位 |
---|---|---|---|
DOUTBUF | Rising and/or falling edge delay | 0 (默认) | ps |
50 | ps | ||
100 | ps | ||
150 | ps |
术语
术语 | 定义 |
---|---|
差分I/O标准 |
接收器输入波形 发送器输出波形 |
fHSCLK | 左/右侧PLL输入时钟频率。 |
fHSDR | 高速I/O模块—最大/最小LVDS数据传输率(fHSDR = 1/TUI),non-DPA。 |
fHSDRDPA | 高速I/O模块—最大/最小LVDS数据传输率(fHSDRDPA = 1/TUI),DPA。 |
J | 高速I/O模块—解串因子(并行数据总线的宽度)。 |
JTAG时序规范 |
JTAG时序规范 |
PLL规范 |
PLL规范图 |
RL | 接收器差分输入分立电阻(在 Arria® V器件外部)。 |
采样窗口(SW) |
时序图—数据必须是有效的并被正确采集所用时间。建立和保持时间决定了采样窗口中理想的选通位置,如下所示: |
单端电压参考I/O标准 |
SSTL和HSTL I/O的JEDEC标准定义了AC以及DC输入信号值。AC值表明接收器必须满足其时序规范所处于的电压电平。DC值表明接收器的最终逻辑状态被明确定义时所处于的电压电。接收器输入通过AC值后,该接收器变到新的逻辑状态。 只要输入超出DC阈值,新的逻辑状态就一直保持。这种方法旨在出现输入波形振铃时提供可预测的接收器时序。 单端电压参考I/O标准 |
tC | 高速接收器/发送器输入和输出时钟周期。 |
TCCS(通道至通道偏移) | 由同一PLL驱动的通道中最快的和最慢的输出边缘之间的时序差异,包括tCO类别和时钟偏移。时钟包含在TCCS测量中(请参考此表中SW下的时序图)。 |
tDUTY | 高速I/O模块—高速发送器输出时钟的占空比。 |
tFALL | 信号从高电平到低电平的跳变时间(80-20%)。 |
tINCCJ | PLL时钟输入上的周期到周期抖动容限。 |
tOUTPJ_IO | 由PLL驱动的GPIO上的周期抖动。 |
tOUTPJ_DC | 由PLL驱动的专用时钟输出上的周期抖动。 |
tRISE | 信号从低电平到高电平的跳变时间(80-20%) |
时间单元间隔(TUI) | 所支持的偏移,传播延迟和数据时采样窗口的时序预算。(UI = 1/(收器输入时钟倍频因子) = tc/w)。 |
VCM(DC) | DC共模输入电压。 |
VICM | 输入共模电压—接收器上差分信号的共同模式。 |
VID | 输入差分电压摆幅—接收器上一个差分传输的正导体与补导体之间的电压差。 |
VDIF(AC) | AC差分输入电压—切换所需要的最小AC输入差分电压。 |
VDIF(DC) | DC差分输入电压—切换所需要的最小DC输入差分电压。 |
VIH | 电压输入高—应用到输入上的最小正电压,器件接收此输入作为逻辑高。 |
VIH(AC) | 高电平AC输入电压 |
VIH(DC) | 高电平DC输入电压 |
VIL | 电压输入低—应用到输入上的最大正电压,器件接收此输入作为逻辑低。 |
VIL(AC) | 低电平AC输入电压。 |
VIL(DC) | 低电平DC输入电压。 |
VOCM | 输出共模电压—发送器上的差分信号的共同模式。 |
VOD | 输入差分电压摆幅—发送器上一个差分传输的正导体与补导体之间的电压差。 |
VSWING | 差分输入电压 |
VX | 输入差分交叉点电压 |
VOX | 输出差分交叉点电压 |
W | 高速I/O模块—时钟增强因子 |
文档修订历史
日期 | 版本 | 修订内容 |
---|---|---|
2015年6月 | 2015.06.16 |
|
2015年1月 | 2015.01.30 |
|
2014年7月 | 3.8 |
|
2014年2月 | 3.7 |
|
2013年12月 | 3.6 |
|
2013年8月 | 3.5 |
|
2013年8月 | 3.4 |
|
2013年6月 | 3.3 | 更新了表20、表21、表25和表38。 |
2013年5月 | 3.2 |
|
2013年3月 | 3.1 |
|
2012年11月 | 3.0 |
|
2012年10月 | 2.4 |
|
2012年8月 | 2.3 | 更新了表30中的SERDES因子条件。 |
2012年7月 | 2.2 |
|