Arria V器件数据表

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AV-51002 | 2015.06.16

Arria V GX，GT，SX和ST器件数据表

此数据表描述了 Arria^® V器件的电气特性，开关特性，配置规格和I/O时序。

Arria^® V器件提供于商业和工业等级中。商业器件提供于–C4 (最快)，–C5和–C6速度等级中。工业等级器件提供于–I3和–I5速度等级中。

电气特性

以下章节描述了 Arria^® V器件的操作条件和功耗。

操作条件

Arria^® V器件根据一组定义的参数进行分级。要保持 Arria^® V器件的可能最高性能及可靠性，您必须考虑本节所述的操作要求。

绝对最大额定值

本节定义了 Arria^® V器件的最大操作条件。这些值是基于器件和击穿损伤机理的理论模型的实验得到的。这些条件不适用于器件的功能操作。

这些条件不适用于器件的功能操作。

警告：

下表中列出的范围以外的条件可能会对器件造成永久性损坏。此外，如果最大额定值上的器件操作在延长的时间周期，那么可能会对器件造成不良的影响。

表 1. Arria^® V器件的绝对最大额定值
符号	说明	最小值	最大值	单位
V_CC	内核电压电源	–0.50	1.43	V
V_CCP	外围电路，PCIe^® hard IP模块和收发器物理编码子层(PCS)电源	–0.50	1.43	V
V_CCPGM	配置管脚电源	–0.50	3.90	V
V_{CC_AUX}	辅助电源	–0.50	3.25	V
V_CCBAT	设计安全易失性密钥寄存器的电池后备电源 ✀	–0.50	3.90	V
V_CCPD	I/O预驱动器电源	–0.50	3.90	V
V_CCIO	I/O电源	–0.50	3.90	V
V_{CCD_FPLL}	锁相环(PLL)数字电源	–0.50	1.80	V
V_{CCA_FPLL}	PLL模拟电源	–0.50	3.25	V
V_{CCA_GXB}	收发器高压电源	–0.50	3.25	V
V_{CCH_GXB}	发送器输出缓冲器电源	–0.50	1.80	V
V_{CCR_GXB}	接收器电源	–0.50	1.50	V
V_{CCT_GXB}	发送器电源	–0.50	1.50	V
V_{CCL_GXB}	收发器时钟网络电源	–0.50	1.50	V
V_I	DC输入电压	–0.50	3.80	V
V_{CC_HPS}	HPS内核电压和外围电路电源	–0.50	1.43	V
V_{CCPD_HPS}	HPS I/O预驱动器电源	–0.50	3.90	V
V_{CCIO_HPS}	HPS I/O电源	–0.50	3.90	V
V_{CCRSTCLK_HPS}	HPS复位和时钟输入管脚电源	–0.50	3.90	V
V_{CCPLL_HPS}	HPS PLL模拟电源	–0.50	3.25	V
V_{CC_AUX_SHARED}	HPS辅助电源	–0.50	3.25	V
I_OUT	每个管脚的DC输出电流	–25	40	mA
T_J	操作结温	–55	125	°C
T_STG	储存温度（无偏差）	–65	150	°C

所允许的最大过冲和下冲电压

跳变期间，输入信号可能过程到下表中列出的电压，对于小于100 mA的输入电流和短于20 ns的周期，输入信号可能下冲至-2.0 V。

所允许的最大过冲持续时间指定为器件生命周期中高时间的百分比。DC信号等同于100%占空比。

例如，一个过冲到4.00 V的信号只能在4.00 V上保持器件生命周期的~15%；对于一个10年的器件生命周期，过冲时间总共为1.5年。

表 2. Arria^® V器件跳变期间的最大允许过冲此表列出了最大允许的输入过冲电压和表示为器件生命周期的百分比的过冲电压持续时间。
符号	说明	条件(V)	过冲持续时间，表示为高时间的百分比	单位
Vi (AC)	AC输入电压	3.8	100	%
		3.85	68	%
		3.9	45	%
		3.95	28	%
		4	15	%
		4.05	13	%
		4.1	11	%
		4.15	9	%
		4.2	8	%
		4.25	7	%
		4.3	5.4	%
		4.35	3.2	%
		4.4	1.9	%
		4.45	1.1	%
		4.5	0.6	%
		4.55	0.4	%
		4.6	0.2	%

建议的操作条件

此部分列出了 Arria^® V器件的AC和DC参数的功能操作限制。

建议的操作条件

表 3. Arria^® V器件的建议操作条件此表列出了 Arria^® V器件预期的稳态电压值。电源坡道必须是单调的，不能有平缓处。
符号	说明	条件	最小 ¹	典型	最大¹	单位
V_CC	内核电压电源	–C4, –I5, –C5, –C6	1.07	1.1	1.13	V
V_CC	内核电压电源	–I3	1.12	1.15	1.18	V
V_CCP	外围电路，PCIe hard IP模块和收发器PCS电源	–C4, –I5, –C5, –C6	1.07	1.1	1.13	V
V_CCP	外围电路，PCIe hard IP模块和收发器PCS电源	–I3	1.12	1.15	1.18	V
V_CCPGM	配置管脚电源	3.3 V	3.135	3.3	3.465	V
		3.0 V	2.85	3.0	3.15	V
		2.5 V	2.375	2.5	2.625	V
		1.8 V	1.71	1.8	1.89	V
V_{CC_AUX}	辅助电源	—	2.375	2.5	2.625	V
V_CCBAT ²	电池后备电源 (用于设计安全易失性密钥寄存器)	—	1.2	—	3.0	V
V_CCPD ³	I/O预驱动器电源	3.3 V	3.135	3.3	3.465	V
		3.0 V	2.85	3.0	3.15	V
		2.5 V	2.375	2.5	2.625	V
V_CCIO	I/O缓冲器电源	3.3 V	3.135	3.3	3.465	V
		3.0 V	2.85	3.0	3.15	V
		2.5 V	2.375	2.5	2.625	V
		1.8 V	1.71	1.8	1.89	V
		1.5 V	1.425	1.5	1.575	V
		1.35 V	1.283	1.35	1.418	V
		1.25 V	1.19	1.25	1.31	V
		1.2 V	1.14	1.2	1.26	V
V_{CCD_FPLL}	PLL数字电压调节器电源	—	1.425	1.5	1.575	V
V_{CCA_FPLL}	PLL模拟电压调节器电源	—	2.375	2.5	2.625	V
V_I	DC输入电压	—	–0.5	—	3.6	V
V_O	输出电压	—	0	—	V_CCIO	V
T_J	操作结温	商业	0	—	85	°C
T_J	操作结温	工业	–40	—	100	°C
t_RAMP ⁴	电源斜坡时间	标准POR	200 µs	—	100 ms	—
t_RAMP ⁴	电源斜坡时间	快速POR	200 µs	—	4 ms	—

¹ 此电源值描述了DC（静态）电源容限的预算，不包括动态容限要求。关于动态容限要求的额外预算，请参考PDN工具。

² 如果不使用 Arria^® V器件中的设计安全特性，那么将V_CCBAT连接到1.5-V，2.5-V或3.0-V电源。 Arria^® V上电复位(POR)电路监控V_CCBAT。如果V_CCBAT没有上电，那么 Arria^® V器件不会退出POR。

³ 当V_CCIO是2.5，1.8，1.5，1.35，1.25或1.2 V时，V_CCPD必须是2.5 V。当V_CCIO是3.0 V时，V_CCPD必须是3.0 V。当V_CCIO是3.3 V时，V_CCPD必须是3.3 V。

⁴ 这也应用于HPS电源。关于HPS电源，请参考t_RAMP规范来了解当HPS_PORSEL = 0时的标准POR，参考t_RAMP规范来了解当HPS_PORSEL = 1时的快速POR。

收发器电源操作条件

表 4. Arria^® V器件的收发器电源操作条件
符号	说明	最小值 ⁵	典型值	最大值⁵	单位
V_{CCA_GXBL}	收发器高压电源（左侧）	2.375	2.500	2.625	V
V_{CCA_GXBR}	收发器高压电源（右侧）	2.375	2.500	2.625	V
V_{CCR_GXBL}	GX和SX速度等级—接收器电源(左侧)	1.08/1.12	1.1/1.15 ⁶	1.14/1.18	V
V_{CCR_GXBR}	GX和SX速度等级—接收器电源(右侧)	1.08/1.12	1.1/1.15 ⁶	1.14/1.18	V
V_{CCR_GXBL}	GT和ST速度等级—接收器电源(左侧)	1.17	1.20	1.23	V
V_{CCR_GXBR}	GT和ST速度等级—接收器电源(右侧)	1.17	1.20	1.23	V
V_{CCT_GXBL}	GX和SX速度等级—发送器电源(左侧)	1.08/1.12	1.1/1.15⁶	1.14/1.18	V
V_{CCT_GXBR}	GX和SX速度等级—发送器电源(右侧)	1.08/1.12	1.1/1.15⁶	1.14/1.18	V
V_{CCT_GXBL}	GT和ST速度等级—发送器电源(左侧)	1.17	1.20	1.23	V
V_{CCT_GXBR}	GT和ST速度等级—发送器电源(右侧)	1.17	1.20	1.23	V
V_{CCH_GXBL}	发送器输出缓冲器电源(左侧)	1.425	1.500	1.575	V
V_{CCH_GXBR}	发送器输出缓冲器电源(右侧)	1.425	1.500	1.575	V
V_{CCL_GXBL}	GX和SX速度等级—时钟网络电源(左侧)	1.08/1.12	1.1/1.15⁶	1.14/1.18	V
V_{CCL_GXBR}	GX和SX速度等级—时钟网络电源(右侧)	1.08/1.12	1.1/1.15⁶	1.14/1.18	V
V_{CCL_GXBL}	GT和ST速度等级—时钟网络电源(左侧)	1.17	1.20	1.23	V
V_{CCL_GXBR}	GT和ST速度等级—时钟网络电源(右侧)	1.17	1.20	1.23	V

⁵ 此电源值描述了DC（静态）电源容限的预算，不包括动态容限要求。关于动态容限要求的额外预算，请参考PDN工具。

⁶ 当数据速率<=3.2 Gbps时，将V_{CCR_GXBL/R}，V_{CCT_GXBL/R}或V_{CCL_GXBL/R}连接到1.1-V或1.15-V电源。当数据速率>3.2 Gbps时，将V_{CCR_GXBL/R}，V_{CCT_GXBL/R}或V_{CCL_GXBL/R}连接到1.15-V电源。关于详细信息，请参考 Arria^® V GT，GX，ST和SX器件系列管脚连接指南。

HPS电源操作条件

表 5. Arria^® V SX和ST器件的HPS电源操作条件此表列出了基于ARM^®的硬核处理器系统(HPS)的 Arria^® V片上系统 (SoC)器件的期望稳态电压和电流值。电源坡道必须是单调的，不能有平缓处。请参考 Arria^® V器件的建议操作条件表来了解 Arria^® V SoC器件的FPGA部分的期望稳态电压值。
符号	说明	条件	最小值 ⁷	典型值	最大值⁷	单位
V_{CC_HPS}	HPS内核电压和外围电路电源	–C4, –I5, –C5, –C6	1.07	1.1	1.13	V
V_{CC_HPS}	HPS内核电压和外围电路电源	–I3	1.12	1.15	1.18	V
V_{CCPD_HPS} ⁸	HPS I/O预驱动器电源	3.3 V	3.135	3.3	3.465	V
		3.0 V	2.85	3.0	3.15	V
		2.5 V	2.375	2.5	2.625	V
V_{CCIO_HPS}	HPS I/O缓冲器电源	3.3 V	3.135	3.3	3.465	V
		3.0 V	2.85	3.0	3.15	V
		2.5 V	2.375	2.5	2.625	V
		1.8 V	1.71	1.8	1.89	V
		1.5 V	1.425	1.5	1.575	V
		1.35 V ⁹	1.283	1.35	1.418	V
		1.2 V	1.14	1.2	1.26	V
V_{CCRSTCLK_HPS}	HPS复位和时钟输入管脚电源	3.3 V	3.135	3.3	3.465	V
		3.0 V	2.85	3.0	3.15	V
		2.5 V	2.375	2.5	2.625	V
		1.8 V	1.71	1.8	1.89	V
V_{CCPLL_HPS}	HPS PLL模拟电压调节器电源	—	2.375	2.5	2.625	V
V_{CC_AUX_SHARED}	HPS辅助电源	—	2.375	2.5	2.625	V

⁷ 此电源值描述了DC（静态）电源容限的预算，不包括动态容限要求。关于动态容限要求的额外预算，请参考PDN工具。

⁸ 当V_{CCIO_HPS}是2.5，1.8，1.5或1.2 V时，V_{CCPD_HPS}必须是2.5 V。当V_{CCIO_HPS}是3.0 V时，V_{CCPD_HPS}必须是3.0 V。当V_{CCIO_HPS}是3.3 V时，V_{CCPD_HPS}必须是3.3 V。

⁹ V_{CCIO_HPS} 1.35 V仅被HPS行I/O bank支持。

DC特征

供电电流和功耗

Altera提供两种方法对您的设计功耗进行评估—Excel-based Early Power Estimator (EPE)和 Quartus^® II PowerPlay Power Analyzer特性。

开始您的设计前使用Excel-based EPE评估设计的供电电流。EPE提供一个器件功耗的幅度评估，因为这些电流根据所使用资源会有很大不同。

Quartus^® II PowerPlay Power Analyzer在您完成布局布线后根据设计规格提供更高质量的评估。PowerPlay Power Analyzer应用一个用户输入，源自仿真的和评估信号活动的组合，当与详细的电路模型相结合时，会实现一个非常精确的功耗评估。

I/O管脚漏电流

表 6. Arria^® V器件的I/O管脚漏电流
符号	说明	条件	最小值	典型值	最大值	单位
I_I	输入管脚	V_I = 0 V to V_CCIOMAX	–30	—	30	µA
I_OZ	三态I/O管脚	V_O = 0 V to V_CCIOMAX	–30	—	30	µA

总线保持规格

表 7. Arria^® V器件的总线保持参数总线保持跳变点基于从JEDEC标准计算的输入电压。
参数	符号	条件	V_CCIO (V)												单位
			1.2		1.5		1.8		2.5		3.0		3.3
			最小值	最大值	最小值	最大值	最小值	最大值	最小值	最大值	最小值	最大值	最小值	最大值
Bus-hold, low, sustaining current	I_SUSL	V_IN > V_IL (max)	8	—	12	—	30	—	50	—	70	—	70	—	µA
Bus-hold, high, sustaining current	I_SUSH	V_IN < V_IH (min)	–8	—	–12	—	–30	—	–50	—	–70	—	–70	—	µA
Bus-hold, low, overdrive current	I_ODL	0 V < V_IN < V_CCIO	—	125	—	175	—	200	—	300	—	500	—	500	µA
Bus-hold, high, overdrive current	I_ODH	0 V <V_IN <V_CCIO	—	–125	—	–175	—	–200	—	–300	—	–500	—	–500	µA
Bus-hold trip point	V_TRIP	—	0.3	0.9	0.375	1.125	0.68	1.07	0.7	1.7	0.8	2	0.8	2	V

OCT校准精度规格

如果使能了片上匹配(OCT)校准，那么对连接到校准模块的I/O自动执行校准。

表 8. Arria^® V器件的OCT校准精度规范校准的片上串行匹配(R_S OCT)和片上并行匹配 (R_T OCT)的校准精度应用在校准时。当校准后工艺，电压和温度 (PVT)条件发生变化时，容限也可能会改变。
符号	说明	条件(V)	校准精度			单位
符号	说明	条件(V)	–I3, –C4	–I5, –C5	–C6	单位
25-Ω R_S	带校准的内部串行匹配 (25-Ω设置)	V_CCIO = 3.0, 2.5, 1.8, 1.5, 1.2	±15	±15	±15	%
50-Ω R_S	带校准的内部串行匹配 (50-Ω设置)	V_CCIO = 3.0, 2.5, 1.8, 1.5, 1.2	±15	±15	±15	%
34-Ω和40-Ω R_S	带校准的内部串行匹配 (34-Ω和40-Ω设置)	V_CCIO = 1.5, 1.35, 1.25, 1.2	±15	±15	±15	%
48-Ω，60-Ω和80-Ω R_S	带校准的内部串行匹配(48-Ω, 60-Ω和80-Ω设置)	V_CCIO = 1.2	±15	±15	±15	%
50-Ω R_T	带校准的内部并行匹配 (50-Ω设置)	V_CCIO = 2.5, 1.8, 1.5, 1.2	-10到+40	-10到+40	-10到+40	%
20-Ω, 30-Ω, 40-Ω,60-Ω和120-Ω R_T	带校准的内部并行匹配(20-Ω, 30-Ω, 40-Ω, 60-Ω和120-Ω设置)	V_CCIO = 1.5, 1.35, 1.25	-10到+40	-10到+40	-10到+40	%
60-Ω和120-Ω R_T	带校准的内部并行匹配 (60-Ω和120-Ω设置)	V_CCIO = 1.2	-10 to +40	-10到+40	-10到+40	%
25-Ω R_{S_left_shift}	带校准的内部左移串行匹配(25-Ω R_{S_left_shift}设置)	V_CCIO = 3.0, 2.5, 1.8, 1.5, 1.2	±15	±15	±15	%

无校准阻值容差的OCT规范

表 9. Arria^® V器件的无校准阻值容差的OCT规范下表列出了对应PVT变化的无校准阻值容差的 Arria^® V OCT。
符号	说明	条件(V)	阻值容差			单位
符号	说明	条件(V)	–I3, –C4	–I5, –C5	–C6	单位
25-Ω R_S	无校准的内部串行匹配 (25-Ω设置)	V_CCIO = 3.0, 2.5	±30	±40	±40	%
25-Ω R_S	无校准的内部串行匹配 (25-Ω设置)	V_CCIO = 1.8, 1.5	±30	±40	±40	%
25-Ω R_S	无校准的内部串行匹配 (25-Ω设置)	V_CCIO = 1.2	±35	±50	±50	%
50-Ω R_S	无校准的内部串行匹配 (50-Ω设置)	V_CCIO = 3.0, 2.5	±30	±40	±40	%
50-Ω R_S	无校准的内部串行匹配 (50-Ω设置)	V_CCIO = 1.8, 1.5	±30	±40	±40	%
50-Ω R_S	无校准的内部串行匹配 (50-Ω设置)	V_CCIO = 1.2	±35	±50	±50	%
100-Ω R_D	内部差分匹配 (100-Ω设置)	V_CCIO = 2.5	±25	±40	±40	%

图 1. 无重新校准的OCT变化的公式

公式的定义如下：

计算得到的R_OCT值显示了温度和V_CCIO变化的OCT阻值的范围。
R_SCAL是上电时的OCT阻值。
ΔT是相对于上电时的温度变化。
ΔV是相对于上电时V_CCIO的电压变化。
dR/dT是R_SCAL同温度的百分比变化。
dR/dV是R_SCAL同电压的百分比变化。

上电校准后的OCT变化

表 10. Arria^® V器件的上电校准后的OCT变化此表列出了上电校准后随着温度和电压变化的OCT变化。OCT变化对±5%的V_CCIO范围和0°到85°C的温度范围有效。
符号	说明	V_CCIO (V)	值	单位
dR/dV	无重新校准随电压变化的OCT变化	3.0	0.100	%/mV
		2.5	0.100
		1.8	0.100
		1.5	0.100
		1.35	0.150
		1.25	0.150
		1.2	0.150
dR/dT	无重新校准随温度变化的OCT变化	3.0	0.189	%/°C
		2.5	0.208
		1.8	0.266
		1.5	0.273
		1.35	0.200
		1.25	0.200
		1.2	0.317

管脚电容

表 11. Arria^® V器件的管脚电容
符号	说明	值	单位
C_IOTB	顶部/底部I/O管脚上的输入电容	6	pF
C_IOLR	左侧/右侧I/O管脚上的输入电容	6	pF
C_OUTFB	复用时钟输出/反馈管脚上的输入电容	6	pF
C_IOVREF	V_REF管脚上的输入电容	48	pF

热插拔（Hot Socketing）

表 12. Arria^® V器件的热插拔规范
符号	说明	最大值	单位
I_{IOPIN (DC)}	每个I/O管脚上的DC电流	300	μA
I_{IOPIN (AC)}	每个I/O管脚上的AC电流	8 ¹⁰	mA
I_{XCVR-TX (DC)}	每个收发器发送器(TX)管脚上的DC电流	100	mA
I_{XCVR-RX (DC)}	每个收发器接收器(RX)管脚上的DC电流	50	mA

¹⁰ I/O斜坡率(ramp rate)是10 ns或更多。对于快于10 ns的斜坡率，|I_IOPIN| = C dv/dt，其中C是I/O管脚电容，dv/dt是斜率(slew rate)。

内部弱上拉电阻

除了配置，测试和JTAG管脚的所有其他I/O管脚都有一个使能弱上拉功能的选项。

表 13. Arria^® V器件的内部弱上拉电阻值
符号	说明	条件(V) ¹¹	值¹²	单位
R_PU	配置前和配置期间的I/O管脚上拉电阻的值，如果使能了可编程上拉电阻选项，那么也是用户模式下的I/O管脚上拉电阻的值	V_CCIO = 3.3 ±5%	25	kΩ
		V_CCIO = 3.0 ±5%	25	kΩ
		V_CCIO = 2.5 ±5%	25	kΩ
		V_CCIO = 1.8 ±5%	25	kΩ
		V_CCIO = 1.5 ±5%	25	kΩ
		V_CCIO = 1.35 ±5%	25	kΩ
		V_CCIO = 1.25 ±5%	25	kΩ
		V_CCIO = 1.2 ±5%	25	kΩ

¹¹ 如果外部源驱动高于V_CCIO的管脚，那么管脚上拉电阻值可能会更低。

¹² 有效的±10％容差，以符合PVT变化。

I/O标准规范

此部分中的表格列出了 Arria^® V器件支持的各种I/O标准的输入电压(V_IH和V_IL)，输出电压(V_OH和V_OL)和电流驱动特征(I_OH和I_OL)。

您必须执行时序收敛分析来决定通用I/O标准的可达到的最大频率。

单端I/O标准

表 14. Arria^® V器件的单端I/O标准
I/O标准	V_CCIO (V)			V_IL (V)		V_IH (V)		V_OL (V)	V_OH (V)	I_OL ¹³ (mA)	I_OH ¹³ (mA)
I/O标准	最小值	典型值	最大值	最小值	最大值	最小值	最大值	最大值	最小值	I_OL ¹³ (mA)	I_OH ¹³ (mA)
3.3-V LVTTL	3.135	3.3	3.465	–0.3	0.8	1.7	3.6	0.45	2.4	4	–4
3.3-V LVCMOS	3.135	3.3	3.465	–0.3	0.8	1.7	3.6	0.2	V_CCIO – 0.2	2	–2
3.0-V LVTTL	2.85	3	3.15	–0.3	0.8	1.7	3.6	0.4	2.4	2	–2
3.0-V LVCMOS	2.85	3	3.15	–0.3	0.8	1.7	3.6	0.2	V_CCIO – 0.2	0.1	–0.1
3.0-V PCI	2.85	3	3.15	—	0.3 × V_CCIO	0.5 × V_CCIO	V_CCIO + 0.3	0.1 × V_CCIO	0.9 × V_CCIO	1.5	–0.5
3.0-V PCI-X	2.85	3	3.15	—	0.35 × V_CCIO	0.5 × V_CCIO	V_CCIO + 0.3	0.1 × V_CCIO	0.9 × V_CCIO	1.5	–0.5
2.5 V	2.375	2.5	2.625	–0.3	0.7	1.7	3.6	0.4	2	1	–1
1.8 V	1.71	1.8	1.89	–0.3	0.35 × V_CCIO	0.65 × V_CCIO	V_CCIO + 0.3	0.45	V_CCIO – 0.45	2	–2
1.5 V	1.425	1.5	1.575	–0.3	0.35 × V_CCIO	0.65 × V_CCIO	V_CCIO + 0.3	0.25 × V_CCIO	0.75 × V_CCIO	2	–2
1.2 V	1.14	1.2	1.26	–0.3	0.35 × V_CCIO	0.65 × V_CCIO	V_CCIO + 0.3	0.25 × V_CCIO	0.75 × V_CCIO	2	–2

¹³ 要满足I_OL和I_OH规范，您必须相应地设置电流强度。例如，要满足3.3-V LVTTL规范(4 mA)，您应该将电流强度设为4 mA。设成较低的电流强度可能不会满足数据表中的I_OL和I_OH规范。

单端SSTL，HSTL和HSUL I / O参考电压规范

表 15. Arria^® V器件的单端SSTL，HSTL和HSUL I/O参考电压规范
I/O标准	V_CCIO (V)			V_REF (V)			V_TT (V)
I/O标准	最小值	典型值	最大值	最小值	典型值	最大值	最小值	典型值	最大值
SSTL-2 Class I, II	2.375	2.5	2.625	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO	V_REF – 0.04	V_REF	V_REF + 0.04
SSTL-18 Class I, II	1.71	1.8	1.89	0.833	0.9	0.969	V_REF – 0.04	V_REF	V_REF + 0.04
SSTL-15 Class I, II	1.425	1.5	1.575	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO
SSTL-135 Class I, II	1.283	1.35	1.418	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO
SSTL-125 Class I, II	1.19	1.25	1.26	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO
HSTL-18 Class I, II	1.71	1.8	1.89	0.85	0.9	0.95	—	V_CCIO/2	—
HSTL-15 Class I, II	1.425	1.5	1.575	0.68	0.75	0.9	—	V_CCIO/2	—
HSTL-12 Class I, II	1.14	1.2	1.26	0.47 × V_CCIO	0.5 × V_CCIO	0.53 × V_CCIO	—	V_CCIO/2	—
HSUL-12	1.14	1.2	1.3	0.49 × V_CCIO	0.5 × V_CCIO	0.51 × V_CCIO	—	—	—

单端SSTL，HSTL和HSUL I / O标准信号规范

表 16. Arria^® V器件的单端SSTL，HSTL和HSUL I/O标准信号规范
I/O标准	V_IL(DC) (V)		V_IH(DC) (V)		V_IL(AC) (V)	V_IH(AC) (V)	V_OL (V)	V_OH (V)	I_OL ¹⁴(mA)	I_OH ¹⁴ (mA)
I/O标准	最小值	最大值	最小值	最大值	最大值	最小值	最大值	最小值	I_OL ¹⁴(mA)	I_OH ¹⁴ (mA)
SSTL-2 Class I	–0.3	V_REF – 0.15	V_REF + 0.15	V_CCIO + 0.3	V_REF – 0.31	V_REF + 0.31	V_TT – 0.608	V_TT + 0.608	8.1	–8.1
SSTL-2 Class II	–0.3	V_REF – 0.15	V_REF + 0.15	V_CCIO + 0.3	V_REF – 0.31	V_REF + 0.31	V_TT – 0.81	V_TT + 0.81	16.2	–16.2
SSTL-18 Class I	–0.3	V_REF – 0.125	V_REF + 0.125	V_CCIO + 0.3	V_REF – 0.25	V_REF + 0.25	V_TT – 0.603	V_TT + 0.603	6.7	–6.7
SSTL-18 Class II	–0.3	V_REF – 0.125	V_REF + 0.125	V_CCIO + 0.3	V_REF – 0.25	V_REF + 0.25	0.28	V_CCIO – 0.28	13.4	–13.4
SSTL-15 Class I	—	V_REF – 0.1	V_REF + 0.1	—	V_REF – 0.175	V_REF + 0.175	0.2 × V_CCIO	0.8 × V_CCIO	8	–8
SSTL-15 Class II	—	V_REF – 0.1	V_REF + 0.1	—	V_REF – 0.175	V_REF + 0.175	0.2 × V_CCIO	0.8 × V_CCIO	16	–16
SSTL-135	—	V_REF – 0.09	V_REF + 0.09	—	V_REF – 0.16	V_REF + 0.16	0.2 × V_CCIO	0.8 × V_CCIO	—	—
SSTL-125	—	V_REF – 0.85	V_REF + 0.85	—	V_REF – 0.15	V_REF + 0.15	0.2 × V_CCIO	0.8 × V_CCIO	—	—
HSTL-18 Class I	—	V_REF – 0.1	V_REF + 0.1	—	V_REF – 0.2	V_REF + 0.2	0.4	V_CCIO – 0.4	8	–8
HSTL-18 Class II	—	V_REF – 0.1	V_REF + 0.1	—	V_REF – 0.2	V_REF + 0.2	0.4	V_CCIO – 0.4	16	–16
HSTL-15 Class I	—	V_REF – 0.1	V_REF + 0.1	—	V_REF – 0.2	V_REF + 0.2	0.4	V_CCIO – 0.4	8	–8
HSTL-15 Class II	—	V_REF – 0.1	V_REF + 0.1	—	V_REF – 0.2	V_REF + 0.2	0.4	V_CCIO – 0.4	16	–16
HSTL-12 Class I	-0.15	V_REF – 0.08	V_REF + 0.08	V_CCIO + 0.15	V_REF – 0.15	V_REF + 0.15	0.25 × V_CCIO	0.75 × V_CCIO	8	–8
HSTL-12 Class II	–0.15	V_REF – 0.08	V_REF + 0.08	V_CCIO+ 0.15	V_REF – 0.15	V_REF + 0.15	0.25 × V_CCIO	0.75 × V_CCIO	16	–16
HSUL-12	—	V_REF – 0.13	V_REF + 0.13	—	V_REF – 0.22	V_REF + 0.22	0.1 × V_CCIO	0.9 × V_CCIO	—	—

¹⁴ 要满足I_OL和I_OH规范，您必须相应地设置电流强度。例如，要满足SSTL15CI规范(8 mA)，您应该将电流强度设为8 mA。设成较低的电流强度可能不会满足数据表中的I_OL和I_OH规范。

差分SSTL I/O标准

表 17. Arria^® V器件的差分SSTL I/O标准
I/O标准	V_CCIO (V)			V_SWING(DC) (V)		V_X(AC) (V)			V_SWING(AC) (V)
I/O标准	最小值	典型值	最大值	最小值	最大值	最小值	典型值	最大值	最小值	最大值
SSTL-2 Class I, II	2.375	2.5	2.625	0.3	V_CCIO + 0.6	V_CCIO/2 – 0.2	—	V_CCIO/2 + 0.2	0.62	V_CCIO + 0.6
SSTL-18 Class I, II	1.71	1.8	1.89	0.25	V_CCIO + 0.6	V_CCIO/2 – 0.175	—	V_CCIO/2 + 0.175	0.5	V_CCIO + 0.6
SSTL-15 Class I, II	1.425	1.5	1.575	0.2	¹⁵	V_CCIO/2 – 0.15	—	V_CCIO/2 + 0.15	2(V_IH(AC) – V_REF)	2(V_IL(AC) – V_REF)
SSTL-135	1.283	1.35	1.45	0.18	¹⁵	V_CCIO/2 – 0.15	V_CCIO/2	V_CCIO/2 + 0.15	2(V_IH(AC) – V_REF)	2(V_IL(AC) – V_REF)
SSTL-125	1.19	1.25	1.31	0.18	¹⁵	V_CCIO/2 – 0.15	V_CCIO/2	V_CCIO/2 + 0.15	2(V_IH(AC) – V_REF)	2(V_IL(AC) – V_REF)

¹⁵ V_SWING(DC)的最大值没有被定义。但是，每个单端信号都需要在相应的单端限制 (V_IH(DC)和V_IL(DC))内。

差分HSTL和HSUL I/O标准

表 18. Arria^® V器件的差分HSTL和HSUL I/O标准
I/O标准	V_CCIO (V)			V_DIF(DC) (V)		V_X(AC) (V)			V_CM(DC) (V)			V_DIF(AC) (V)
I/O标准	最小值	典型值	最大值	最小值	最大值	最小值	典型值	最大值	最小值	典型值	最大值	最小值	最大值
HSTL-18 Class I, II	1.71	1.8	1.89	0.2	—	0.78	—	1.12	0.78	—	1.12	0.4	—
HSTL-15 Class I, II	1.425	1.5	1.575	0.2	—	0.68	—	0.9	0.68	—	0.9	0.4	—
HSTL-12 Class I, II	1.14	1.2	1.26	0.16	V_CCIO + 0.3	—	0.5 × V_CCIO	—	0.4 × V_CCIO	0.5 × V_CCIO	0.6 × V_CCIO	0.3	V_CCIO + 0.48
HSUL-12	1.14	1.2	1.3	0.26	0.26	0.5 × V_CCIO – 0.12	0.5 × V_CCIO	0.5 × V_CCIO + 0.12	0.4 × V_CCIO	0.5 × V_CCIO	0.6 × V_CCIO	0.44	0.44

差分I/O标准规范

表 19. **Arria^® V器件的差分I/O标准规范** 差分输入由需要2.5 V的V_CCPD供电。
I/O标准	V_CCIO (V)			V_ID (mV) ¹⁶			V_ICM(DC) (V)			V_OD (V) ¹⁷			V_OCM (V)¹⁷ ¹⁸
I/O标准	最小值	典型值	最大值	最小值	条件	最大值	最小值	条件	最大值	最小值	典型值	最大值	最小值	典型值	最大值
PCML	高速收发器的发送器，接收器和输入参考时钟管脚使用PCML I/O标准。关于发送器，接收器和参考时钟I/O管脚规范，请参考 Arria^® V GX和SX器件的收发器规范表和 Arria^® V GT和ST器件的收发器规范表。
2.5 V LVDS¹⁹	2.375	2.5	2.625	100	V_CM = 1.25 V	—	0.05	D_MAX ≤ 1.25 Gbps	1.80	0.247	—	0.6	1.125	1.25	1.375
2.5 V LVDS¹⁹	2.375	2.5	2.625	100	V_CM = 1.25 V	—	1.05	D_MAX > 1.25 Gbps	1.55	0.247	—	0.6	1.125	1.25	1.375
RSDS(HIO)²⁰	2.375	2.5	2.625	100	V_CM = 1.25 V	—	0.25	—	1.45	0.1	0.2	0.6	0.5	1.2	1.4
Mini-LVDS (HIO)²¹	2.375	2.5	2.625	200	—	600	0.300	—	1.425	0.25	—	0.6	1	1.2	1.4
LVPECL²²	—	—	—	300	—	—	0.60	D_MAX ≤ 700 Mbps	1.80	—	—	—	—	—	—
LVPECL²²	—	—	—	300	—	—	1.00	D_MAX > 700 Mbps	1.60	—	—	—	—	—	—

¹⁶ V_ID的最小值在整个通用模式范围内适用，V_CM。

¹⁷ R_L 范围: 90 ≤ R_L ≤ 110 Ω。

¹⁸ 仅应用于默认的预加重设置。

¹⁹ 为优化LVDS接收器的性能，对于高于1.25 Mbps的数据速率，接收器电压输入范围必须在1.0 V到1.6 V之间，对于低于1.25 Mbps的数据速率，接收器电压输入范围必须在0 V到1.85 V之间。

²⁰ 为优化RSDS接收器的性能，接收器电压输入范围必须在0.25 V到1.45 V之间。

²¹ 为优化Mini-LVDS接收器的性能，接收器电压输入范围必须在0.3 V到1.425 V之间。

²² 为优化LVPECL接收器的性能，对于高于700 Mbps的数据速率，接收器电压输入范围必须在0.85 V到1.75 V之间，对于低于700 Mbps的数据速率，接收器电压输入范围必须在0.45 V到1.95 V之间。

开关特性

本节提供了 Arria^® V内核和外围模块的性能特性。

收发器性能规范

Arria V GX和SX器件的接收器规范

表 20. Arria^® V GX和SX器件的参考时钟规范
符号/说明	条件	收发器速度等级4			收发器速度等级6			单位
符号/说明	条件	最小值	典型值	最大值	最小值	典型值	最大值	单位
支持的I/O标准	1.2 V PCML，1.4 V PCML，1.5 V PCML，2.5 V PCML，Differential LVPECL²³，HCSL和LVDS
`REFCLK`输入管脚的输入频率	—	27	—	710	27	—	710	MHz
上升时间	在±60 mV差分信号上测量 ²⁴	—	—	400	—	—	400	ps
下降时间	在±60 mV差分信号上测量²⁴	—	—	400	—	—	400	ps
占空比	—	45	—	55	45	—	55	%
峰峰(peak-to-peak)差分输入电压	—	200	—	300 ²⁵/2000	200	—	300²⁵/2000	mV
扩频调制时钟频率	PCI Express^® (PCIe^®)	30	—	33	30	—	33	kHz
扩频下展(spread-spectrum downspread)	PCIe	—	0 to –0.5%	—	—	0 to –0.5%	—	—
片上匹配电阻	—	—	100	—	—	100	—	Ω
V_ICM (AC耦合)	—	—	1.1/1.15 ²⁶	—	—	1.1/1.15²⁶	—	V
V_ICM (DC耦合)	PCIe参考时钟的HCSL I/O标准	250	—	550	250	—	550	mV
发送器`REFCLK`相位噪声²⁷	10 Hz	—	—	–50	—	—	–50	dBc/Hz
	100 Hz	—	—	-80	—	—	-80	dBc/Hz
	1 KHz	—	—	-110	—	—	-110	dBc/Hz
	10 KHz	—	—	-120	—	—	-120	dBc/Hz
	100 KHz	—	—	-120	—	—	-120	dBc/Hz
	≥1 MHz	—	—	-130	—	—	-130	dBc/Hz
R_REF	—	—	2000 ±1%	—	—	2000 ±1%	—	Ω

表 21. Arria^® V GX和SX器件的收发器时钟规范
符号/说明	条件	收发器速度等级4			收发器速度等级6			单位
符号/说明	条件	最小值	典型值	最大值	最小值	典型值	最大值	单位
`fixedclk`时钟频率	PCIe接收器检测	—	125	—	—	125	—	MHz
收发器重配置控制器IP (`mgmt_clk_clk`)时钟频率	—	75	—	125	75	—	125	MHz

表 22. Arria^® V GX和SX器件的接收器规范
符号/说明	条件	收发器速度等级4			收发器速度等级6			单位
符号/说明	条件	最小值	典型值	最大值	最小值	典型值	最大值	单位
支持的I/O标准	1.5 V PCML，2.5 V PCML，LVPECL和LVDS
数据²⁸	—	611	—	6553.6	611	—	3125	Mbps
接收器管脚的绝对V_MAX ²⁹	—	—	—	1.2	—	—	1.2	V
接收器管脚的绝对V_MIN	—	–0.4	—	—	–0.4	—	—	V
器件配置前的最大峰峰差分输入电压V_ID (diff p-p)	—	—	—	1.6	—	—	1.6	V
器件配置后的最大峰峰差分输入电压V_ID (diff p-p)	—	—	—	2.2	—	—	2.2	V
接收器串行输入管脚上的最小差分眼开³⁰	—	100	—	—	100	—	—	mV
V_ICM (AC耦合)	—	—	650 ³¹/800	—	—	650³¹/800	—	mV
V_ICM (DC耦合)	≤ 3.2Gbps ³²	670	700	730	670	700	730	mV
差分片上匹配电阻	85-Ω setting	—	85	—	—	85	—	Ω
	100-Ω setting	—	100	—	—	100	—	Ω
	120-Ω setting	—	120	—	—	120	—	Ω
	150-Ω setting	—	150	—	—	150	—	Ω
t_LTR ³³	—	—	—	10	—	—	10	µs
t_LTD ³⁴	—	4	—	—	4	—	—	µs
t_{LTD_manual} ³⁵	—	4	—	—	4	—	—	µs
t_{LTR_LTD_manual} ³⁶	—	15	—	—	15	—	—	µs
可编程ppm检测器³⁷	—	±62.5，100，125，200，250，300，500和1000						ppm
运行长度	—	—	—	200	—	—	200	UI
可编程均衡AC和DC增益	AC gain setting = 0 to 3³⁸ DC gain setting = 0 to 1	请参考 Arria^® V GX，GT，SX和ST器件支持的AC增益和DC增益上数据速率>3.25 Gbps的CTLE响应和 Arria^® V GX，GT，SX和ST器件的AC增益和DC增益上数据速率≤ 3.25 Gbps的CTLE响应图。						dB

表 23. Arria^® V GX和SX器件的发送器规范
符号/说明	条件	收发器速度等级4			收发器速度等级6			单位
符号/说明	条件	最小值	典型值	最大值	最小值	典型值	最大值	单位
支持的I/O标准	1.5 V PCML
Data rate	—	611	—	6553.6	611	—	3125	Mbps
V_OCM (AC耦合)	—	—	650	—	—	650	—	mV
V_OCM (DC耦合)	≤ 3.2Gbps³²	670	700	730	670	700	730	mV
差分片上匹配电阻	85-Ω setting	—	85	—	—	85	—	Ω
	100-Ω setting	—	100	—	—	100	—	Ω
	120-Ω setting	—	120	—	—	120	—	Ω
	150-Ω setting	—	150	—	—	150	—	Ω
内部差分对偏移	TX V_CM = 0.65 V (AC耦合)，15 ps的摆率	—	—	15	—	—	15	ps
内部收发器模块发送器通道到通道偏移	×6 PMA bonded模式	—	—	180	—	—	180	ps
内部收发器模块发送器通道到通道偏移³⁹	×`N` PMA bonded模式	—	—	500	—	—	500	ps

表 24. Arria^® V GX和SX器件的CMU PLL规范
符号/说明	收发器速度等级4		收发器速度等级6		单位
符号/说明	最小值	最大值	最小值	最大值	单位
支持的数据范围	611	6553.6	611	3125	Mbps
fPLL支持的数据范围	611	3125	611	3125	Mbps

表 25. Arria^® V GX和SX器件的收发器FPGA架构接口规范
符号/说明	收发器速度等级4和6		单位
符号/说明	最小值	最大值	单位
接口速度（单宽度模式）	25	187.5	MHz
接口速度（双宽度模式）	25	163.84	MHz

²³ Differential LVPECL信号电平必须符合此表中的最小和最大峰峰差分输入电压规范。

²⁴ REFCLK性能要求满足发送器REFCLK相位噪声规范。

²⁵ 300 mV的最大峰峰差分输入电压用于DC耦合链路。

²⁶ 当数据速率<=3.2 Gbps时，将V_{CCR_GXBL/R}连接到1.1-V或1.15-V电源。当数据速率>3.2 Gbps时，将V_{CCR_GXBL/R}连接到1.15-V电源。关于详细信息，请参考 Arria^® V GT，GX，ST和SX器件系列管脚连接指南。

²⁷ 发送器REFCLK相位抖动等于10^-12误码率(BER)上的30 ps p-p。

²⁸ 仅在LTR模式下使用CDR以支持通过过采样的低于最小规范的数据速率。

²⁹ 器件在此绝对最大值上不能耐受长时间的运行。

³⁰ 接收器输入管脚上的差分眼开规格假定Receiver Equalization是禁用的。如果使能Receiver Equalization，那么接收器电路能够根据均衡级别来耐受较低的最小眼开。

³¹ 只有在PCIe模式下，AC耦合V_ICM才为650 mV。

³² 对于标准协议兼容，请使用AC耦合。

³³ t_LTR是接收器CDR脱离复位后锁定到输入参考时钟频率所需要的时间。

³⁴ t_LTD是 rx_is_lockedtodata信号变高后，接收器CDR开始恢复有效数据所需要的时间。

³⁵ t_{LTD_manual}是CDR运行在手动模式下时rx_is_lockedtodata信号变高后接收器CDR开始恢复有效数据所需要的时间。

³⁶ t_{LTR_LTD_manual}是CDR运行在手动模式下时rx_is_lockedtoref 信号变高后接收器CDR必须保持锁定到参考(LTR)模式的时间。

³⁷ 速率匹配FIFO最高支持±300百万分率(ppm)。

³⁸ Quartus^® II软件允许AC gain setting = 3仅用于611 Mbps到 1.25 Gbps数据速率的设计。

³⁹ 此规范仅应用于两个收发器组中的器件一侧的通道。

Arria V GT和ST器件的收发器规范

表 26. Arria^® V GT和ST器件的参考时钟规范
符号/说明	条件	收发器速度等级3			单位
符号/说明	条件	最小值	典型值	最大值	单位
支持的I/O标准	1.2 V PCML，1.4 V PCML，1.5 V PCML，2.5 V PCML，Differential LVPECL⁴⁰，HCSL和LVDS
`REFCLK`输入管脚的输入频率	—	27	—	710	MHz
上升时间	在±60 mV差分信号上测量 ⁴¹	—	—	400	ps
下降时间	在±60 mV差分信号上测量⁴¹	—	—	400	ps
占空比	—	45	—	55	%
峰峰(peak-to-peak)差分输入电压	—	200	—	300⁴²/2000	mV
扩频调制时钟频率	PCI Express (PCIe)	30	—	33	kHz
扩频下展(spread-spectrum downspread)	PCIe	—	0 to –0.5%	—	—
片上匹配电阻	—	—	100	—	Ω
V_ICM (AC耦合)	—	—	1.2	—	V
V_ICM (DC耦合)	PCIe参考时钟的HCSL I/O标准	250	—	550	mV
发送器`REFCLK`相位噪声⁴³	10 Hz	—	—	-50	dBc/Hz
	100 Hz	—	—	-80	dBc/Hz
	1 KHz	—	—	-110	dBc/Hz
	10 KHz	—	—	-120	dBc/Hz
	100 KHz	—	—	-120	dBc/Hz
	≥ 1 MHz	—	—	-130	dBc/Hz
R_REF	—	—	2000 ±1%	—	Ω

表 27. Arria^® V GT和ST器件的收发器时钟规范
符号/说明	条件	收发器速度等级3			单位
符号/说明	条件	Min	Typ	Max	单位
`fixedclk`时钟频率	PCIe接收器检测	—	125	—	MHz
收发器重配置控制器IP (`mgmt_clk_clk`)时钟频率	—	75	—	125	MHz

表 28. Arria^® V GT和ST器件的接收器规范
符号/说明	条件	收发器速度等级3			单位
符号/说明	条件	最小值	典型值	最大值	单位
支持的I/O标准	1.5 V PCML，2.5 V PCML，LVPECL和LVDS
数据 (6-Gbps收发器) ⁴⁴	—	611	—	6553.6	Mbps
数据速率(10-Gbps收发器)⁴⁴	—	0.611	—	10.3125	Gbps
接收器管脚的绝对V_MAX ⁴⁵	—	—	—	1.2	V
接收器管脚的绝对V_MIN	—	–0.4	—	—	V
器件配置前的最大峰峰差分输入电压V_ID (diff p-p)	—	—	—	1.6	V
器件配置后的最大峰峰差分输入电压V_ID (diff p-p)	—	—	—	2.2	V
接收器串行输入管脚上的最小差分眼开⁴⁶	—	100	—	—	mV
V_ICM (AC耦合)	—	—	750⁴⁷/800	—	mV
V_ICM (DC耦合)	≤ 3.2Gbps ⁴⁸	670	700	730	mV
差分片上匹配电阻	85-Ω setting	85			Ω
	100-Ω setting	100			Ω
	120-Ω setting	120			Ω
	150-Ω setting	150			Ω
t_LTR ⁴⁹	—	—	—	10	µs
t_LTD ⁵⁰	—	4	—	—	µs
t_{LTD_manual} ⁵¹	—	4	—	—	µs
t_{LTR_LTD_manual} ⁵²	—	15	—	—	µs
可编程ppm检测器⁵³	—	±62.5，100，125，200，250，300，500和1000			ppm
运行长度	—	—	—	200	UI
可编程均衡AC和DC增益	AC gain setting = 0 to 3⁵⁴ DC gain setting = 0 to 1	请参考 Arria^® V GX，GT，SX和ST器件支持的AC增益和DC增益上数据速率>3.25 Gbps的CTLE响应和 Arria^® V GX，GT，SX和ST器件的AC增益和DC增益上数据速率≤ 3.25 Gbps的CTLE响应图。

表 29. Arria^® V GT和ST器件的发送器规范
符号/说明	条件	收发器速度等级3			单位
符号/说明	条件	最小值	典型值	最大值	单位
支持的I/O标准	1.5 V PCML
数据速率(6-Gbps收发器)	—	611	—	6553.6	Mbps
数据速率(10-Gbps收发器)	—	0.611	—	10.3125	Gbps
V_OCM (AC耦合)	—	—	650	—	mV
V_OCM (DC耦合)	≤ 3.2 Gbps⁴⁸	670	700	730	mV
差分片上匹配电阻	85-Ω setting	—	85	—	Ω
	100-Ω setting	—	100	—	Ω
	120-Ω setting	—	120	—	Ω
	150-Ω setting	—	150	—	Ω
内部差分对偏移	TX V_CM = 0.65 V (AC耦合)，15 ps的摆率	—	—	15	ps
内部收发器模块发送器通道到通道偏移	×6 PMA bonded模式	—	—	180	ps
内部收发器模块发送器通道到通道偏移⁵⁵	×`N` PMA bonded模式	—	—	500	ps

表 30. Arria^® V GT和ST器件的CMU PLL规范
符号/说明	收发器速度等级3		单位
符号/说明	最小值	最大值	单位
支持的数据范围	0.611	10.3125	Gbps
fPLL支持的数据范围	611	3125	Mbps

表 31. Arria^® V GT和ST器件的收发器FPGA架构接口规范
符号/说明	收发器速度等级3		单位
符号/说明	最小值	最大值	单位
接口速度（PMA direct模式）	50	153.6⁵⁶， 161⁵⁷	MHz
接口速度（单宽度模式）	25	187.5	MHz
接口速度（双宽度模式）	25	163.84	MHz

⁴⁰ Differential LVPECL信号电平必须符合此表中的最小和最大峰峰差分输入电压规范。

⁴¹ REFCLK性能要求满足发送器REFCLK相位噪声规范。

⁴² 300 mV的最大峰峰差分输入电压用于DC耦合链路。

⁴³ 发送器REFCLK相位抖动等于10^-12误码率(BER)上的30 ps p-p (5 ps RMS)，等同于14 sigma。

⁴⁴ 仅在LTR模式下使用CDR以支持通过过采样的低于最小规范的数据速率。

⁴⁵ 器件在此绝对最大值上不能耐受长时间的运行。

⁴⁶ 接收器输入管脚上的差分眼开规格假定Receiver Equalization是禁用的。如果使能Receiver Equalization，那么接收器电路能够根据均衡级别来耐受较低的最小眼开。

⁴⁷ 只有在PCIe模式下，AC耦合V_ICM才为750 mV。

⁴⁸ 对于标准协议兼容，请使用AC耦合。

⁴⁹ t_LTR是接收器CDR脱离复位后锁定到输入参考时钟频率所需要的时间。

⁵⁰ t_LTD是 rx_is_lockedtodata信号变高后，接收器CDR开始恢复有效数据所需要的时间。

⁵¹ t_{LTD_manual}是CDR运行在手动模式下时rx_is_lockedtodata信号变高后接收器CDR开始恢复有效数据所需要的时间。

⁵² t_{LTR_LTD_manual}是CDR运行在手动模式下时rx_is_lockedtoref 信号变高后接收器CDR必须保持锁定到参考(LTR)模式的时间。

⁵³ 速率匹配FIFO最高支持±300 ppm。

⁵⁴ Quartus^® II软件允许AC gain setting = 3仅用于611 Mbps到 1.25 Gbps数据速率的设计。

⁵⁵ 此规范仅应用于两个收发器组中的器件一侧的通道。

⁵⁶ 当选择了内核收发器本地布线时的最大频率。

⁵⁷ 当选择了内核收发器网络布线 (GCLK，RCLK或PCLK)时的最大频率。

在所支持的AC增益和DC增益上数据速率>3.25 Gbps的CTLE响应

图 2. Arria^® V GX，GT，SX和ST器件的所支持的AC增益和DC增益上数据速率>3.25 Gbps的连续时间线性均衡器(CTLE)响应

在所支持的AC增益和DC增益上数据速率≤3.25 Gbps的CTLE响应

图 3. Arria^® V GX，GT，SX和ST器件的所支持的AC增益和DC增益上数据速率≤3.25 Gbps的CTLE响应

100 Ω匹配阻值的 Arria V收发器通道的典型的TX VOD设置

表 32. 100 Ω匹配阻值的 Arria^® V收发器通道的典型的TX V_OD设置
符号	V_OD设置 ⁵⁸	V_OD值(mV)	V_OD设置⁵⁸	V_OD值(mV)
V_OD差分峰峰典型（differential peak to peak typical）	6 ⁵⁹	120	34	680
	7⁵⁹	140	35	700
	8⁵⁹	160	36	720
	9	180	37	740
	10	200	38	760
	11	220	39	780
	12	240	40	800
	13	260	41	820
	14	280	42	840
	15	300	43	860
	16	320	44	880
	17	340	45	900
	18	360	46	920
	19	380	47	940
	20	400	48	960
	21	420	49	980
	22	440	50	1000
	23	460	51	1020
	24	480	52	1040
	25	500	53	1060
	26	520	54	1080
	27	540	55	1100
	28	560	56	1120
	29	580	57	1140
	30	600	58	1160
	31	620	59	1180
	32	640	60	1200
	33	660

⁵⁸ 如果对PMA模拟控制使用动态重配置模式，那么要将这些值转换成相应的二进制格式。

⁵⁹ 仅对数据速率≤5 Gbps有效。

发送器预加重水平

下表列出了在下面条件下第一个后抽头的发送器预加重水平上的仿真数据(dB)：

低频率数据码型—5个1和5个0
数据速率—2.5 Gbps

列出的水平代表指定条件下可能的预加重水平，预加重水平随着数据码型和数据速率的变化而变化。

Arria^® V器件只在以下条件下支持第一个后抽头预加重：

第一个后抽头预加重设置必须满足|B| + |C| ≤ 60，其中|B| = V_OD设置，匹配阻值R_TERM = 100 Ω，|C| = 第一个后抽头预加重设置。
数据速率<5 Gbps时，|B| – |C| > 5，数据速率>5 Gbps时，|B| – |C| > 8.25。
(V_MAX/V_MIN – 1)% < 600%，其中V_MAX = |B| + |C|，V_MIN = |B| – |C|。

PCIe Gen2设计的例外情况：V_OD setting = 43和pre-emphasis setting = 19可用于使用Altera PCIe Hard IP和PIPE IP内核的PCIe Gen2设计，其中包括发送去加重–6dB设置(pipe_txdeemp = 1’b0)。

例如，当V_OD = 800 mV时，相应的V_OD值设置为40。在以下条件下， 1st post tap pre-emphasis setting = 2是有效的：

|B| + |C| ≤ 60→ 40 + 2 = 42
|B| – |C| > 5→ 40 – 2 = 38
(V_MAX/V_MIN – 1)% < 600%→ (42/38 – 1)% = 10.52%

要对指定数据速率和码型预测其预加重水平，需使用 Arria^® V HSSI HSPICE模型进行仿真。

表 33. **Arria^® V器件的发送器预加重水平**
Quartus^® II 1st Post Tap Pre-Emphasis Setting	Quartus^® II V_OD Setting							Unit
Quartus^® II 1st Post Tap Pre-Emphasis Setting	10 (200 mV)	20 (400 mV)	30 (600 mV)	35 (700 mV)	40 (800 mV)	45 (900 mV)	50 (1000 mV)	Unit
0	0	0	0	0	0	0	0	dB
1	1.97	0.88	0.43	0.32	0.24	0.19	0.13	dB
2	3.58	1.67	0.95	0.76	0.61	0.5	0.41	dB
3	5.35	2.48	1.49	1.2	1	0.83	0.69	dB
4	7.27	3.31	2	1.63	1.36	1.14	0.96	dB
5	—	4.19	2.55	2.1	1.76	1.49	1.26	dB
6	—	5.08	3.11	2.56	2.17	1.83	1.56	dB
7	—	5.99	3.71	3.06	2.58	2.18	1.87	dB
8	—	6.92	4.22	3.47	2.93	2.48	2.11	dB
9	—	7.92	4.86	4	3.38	2.87	2.46	dB
10	—	9.04	5.46	4.51	3.79	3.23	2.77	dB
11	—	10.2	6.09	5.01	4.23	3.61	—	dB
12	—	11.56	6.74	5.51	4.68	3.97	—	dB
13	—	12.9	7.44	6.1	5.12	4.36	—	dB
14	—	14.44	8.12	6.64	5.57	4.76	—	dB
15	—	—	8.87	7.21	6.06	5.14	—	dB
16	—	—	9.56	7.73	6.49	—	—	dB
17	—	—	10.43	8.39	7.02	—	—	dB
18	—	—	11.23	9.03	7.52	—	—	dB
19	—	—	12.18	9.7	8.02	—	—	dB
20	—	—	13.17	10.34	8.59	—	—	dB
21	—	—	14.2	11.1	—	—	—	dB
22	—	—	15.38	11.87	—	—	—	dB
23	—	—	—	12.67	—	—	—	dB
24	—	—	—	13.48	—	—	—	dB
25	—	—	—	14.37	—	—	—	dB
26	—	—	—	—	—	—	—	dB
27	—	—	—	—	—	—	—	dB
28	—	—	—	—	—	—	—	dB
29	—	—	—	—	—	—	—	dB
30	—	—	—	—	—	—	—	dB
31	—	—	—	—	—	—	—	dB

收发器兼容规范

下表列出了 Arria^® V GX、GT、SX和ST器件的所有支持协议的物理介质附加子层(PMA)规范兼容。关于协议参数明细和兼容规范的更多信息，请与您的Altera销售代表取得联系。

表 34. Arria^® V GX、GT、SX和ST器件的所有支持协议的收发器兼容规范
协议	子协议	数据速率 (Mbps)
PCIe	PCIe Gen1	2,500
	PCIe Gen2	5,000
	PCIe Cable	2,500
XAUI	XAUI 2135	3,125
Serial RapidIO^® (SRIO)	SRIO 1250 SR	1,250
	SRIO 1250 LR	1,250
	SRIO 2500 SR	2,500
	SRIO 2500 LR	2,500
	SRIO 3125 SR	3,125
	SRIO 3125 LR	3,125
	SRIO 5000 SR	5,000
	SRIO 5000 MR	5,000
	SRIO 5000 LR	5,000
	SRIO_6250_SR	6,250
	SRIO_6250_MR	6,250
	SRIO_6250_LR	6,250
通用公共无线接口(CPRI)	CPRI E6LV	614.4
	CPRI E6HV	614.4
	CPRI E6LVII	614.4
	CPRI E12LV	1,228.8
	CPRI E12HV	1,228.8
	CPRI E12LVII	1,228.8
	CPRI E24LV	2,457.6
	CPRI E24LVII	2,457.6
	CPRI E30LV	3,072
	CPRI E30LVII	3,072
	CPRI E48LVII	4,915.2
	CPRI E60LVII	6,144
	CPRI E96LVIII⁶⁰	9,830.4
Gbps Ethernet (GbE)	GbE 1250	1,250
OBSAI	OBSAI 768	768
	OBSAI 1536	1,536
	OBSAI 3072	3,072
	OBSAI 6144	6,144
串行数字接口(SDI)	SDI 270 SD	270
	SDI 1485 HD	1,485
	SDI 2970 3G	2,970
SONET	SONET 155	155.52
	SONET 622	622.08
	SONET 2488	2,488.32
千兆无源光网络（GPON）	GPON 155	155.52
	GPON 622	622.08
	GPON 1244	1,244.16
	GPON 2488	2,488.32
QSGMII	QSGMII 5000	5,000

⁶⁰ 通过采用每6个通道收发器组中有一个HSSI通道的TX通道限制来实现兼容。

内核性能规范

时钟树规范

表 35. Arria^® V器件的时钟树规范
参数	性能			单位
参数	–I3, –C4	–I5, –C5	–C6	单位
Global clock and Regional clock	625	625	525	MHz
Peripheral clock	450	400	350	MHz

PLL规范

表 36. Arria^® V器件的PLL规范此表列出了 Arria^® V PLL模块规范。 Arria^® V PLL模块不包括HPS PLL。
符号	参数	条件	最小值	典型值	最大值	单位
f_IN	Input clock frequency	-3速度等级	5	—	800 ⁶¹	MHz
		-4速度等级	5	—	800⁶¹	MHz
		-5速度等级	5	—	750⁶¹	MHz
		-6速度等级	5	—	625⁶¹	MHz
f_INPFD	Integer input clock frequency to the phase frequency detector (PFD)	—	5	—	325	MHz
f_FINPFD	Fractional input clock frequency to the PFD	—	50	—	160	MHz
f_VCO ⁶²	PLL voltage-controlled oscillator (VCO) operating range	-3速度等级	600	—	1600	MHz
		-4速度等级	600	—	1600	MHz
		-5速度等级	600	—	1600	MHz
		-6速度等级	600	—	1300	MHz
t_EINDUTY	Input clock or external feedback clock input duty cycle	—	40	—	60	%
f_OUT	Output frequency for internal global or regional clock	-3速度等级	—	—	500 ⁶³	MHz
		-4速度等级	—	—	500⁶³	MHz
		-5速度等级	—	—	500⁶³	MHz
		-6速度等级	—	—	400⁶³	MHz
f_{OUT_EXT}	Output frequency for external clock output	-3速度等级	—	—	670⁶³	MHz
		-4速度等级	—	—	670⁶³	MHz
		-5速度等级	—	—	622⁶³	MHz
		-6速度等级	—	—	500⁶³	MHz
t_OUTDUTY	Duty cycle for external clock output (when set to 50%)	—	45	50	55	%
t_FCOMP	External feedback clock compensation time	—	—	—	10	ns
t_DYCONFIGCLK	Dynamic configuration clock for `mgmt_clk` and `scanclk`	—	—	—	100	MHz
t_LOCK	Time required to lock from end-of-device configuration or deassertion of `areset`	—	—	—	1	ms
t_DLOCK	Time required to lock dynamically (after switchover or reconfiguring any non-post-scale counters/delays)	—	—	—	1	ms
f_CLBW	PLL closed-loop bandwidth	低	—	0.3	—	MHz
		中	—	1.5	—	MHz
		高⁶⁴	—	4	—	MHz
t_{PLL_PSERR}	Accuracy of PLL phase shift	—	—	—	±50	ps
t_ARESET	Minimum pulse width on the `areset` signal	—	10	—	—	ns
t_INCCJ ⁶⁵ ⁶⁶	Input clock cycle-to-cycle jitter	F_REF ≥ 100 MHz	—	—	0.15	UI (p-p)
t_INCCJ ⁶⁵ ⁶⁶	Input clock cycle-to-cycle jitter	F_REF < 100 MHz	—	—	±750	ps (p-p)
t_{OUTPJ_DC} ⁶⁷	Period jitter for dedicated clock output in integer PLL	F_OUT ≥ 100 MHz	—	—	175	ps (p-p)
t_{OUTPJ_DC} ⁶⁷	Period jitter for dedicated clock output in integer PLL	F_OUT < 100 MHz	—	—	17.5	mUI (p-p)
t_{FOUTPJ_DC} ⁶⁷	Period jitter for dedicated clock output in fractional PLL	F_OUT ≥ 100 MHz	—	—	250 ⁶⁸, 175 ⁶⁹	ps (p-p)
t_{FOUTPJ_DC} ⁶⁷	Period jitter for dedicated clock output in fractional PLL	F_OUT < 100 MHz	—	—	25⁶⁸, 17.5⁶⁹	mUI (p-p)
t_{OUTCCJ_DC} ⁶⁷	Cycle-to-cycle jitter for dedicated clock output in integer PLL	F_OUT ≥ 100 MHz	—	—	175	ps (p-p)
t_{OUTCCJ_DC} ⁶⁷		F_OUT < 100 MHz	—	—	17.5	mUI (p-p)
t_{FOUTCCJ_DC} ⁶⁷	Cycle-to-cycle jitter for dedicated clock output in fractional PLL	F_OUT ≥ 100 MHz	—	—	250⁶⁸, 175⁶⁹	ps (p-p)
t_{FOUTCCJ_DC} ⁶⁷		F_OUT < 100 MHz	—	—	25⁶⁸, 17.5⁶⁹	mUI (p-p)
t_{OUTPJ_IO} ⁶⁷ ⁷⁰	Period jitter for clock output on a regular I/O in integer PLL	F_OUT ≥ 100 MHz	—	—	600	ps (p-p)
t_{OUTPJ_IO} ⁶⁷ ⁷⁰		F_OUT < 100 MHz	—	—	60	mUI (p-p)
t_{FOUTPJ_IO} ⁶⁷ ⁶⁸ ⁷⁰	Period jitter for clock output on a regular I/O in fractional PLL	F_OUT ≥ 100 MHz	—	—	600	ps (p-p)
t_{FOUTPJ_IO} ⁶⁷ ⁶⁸ ⁷⁰		F_OUT < 100 MHz	—	—	60	mUI (p-p)
t_{OUTCCJ_IO} ⁶⁷ ⁷⁰	Cycle-to-cycle jitter for clock output on a regular I/O in integer PLL	F_OUT ≥ 100 MHz	—	—	600	ps (p-p)
t_{OUTCCJ_IO} ⁶⁷ ⁷⁰		F_OUT < 100 MHz	—	—	60	mUI (p-p)
t_{FOUTCCJ_IO} ⁶⁷ ⁶⁸ ⁷⁰	Cycle-to-cycle jitter for clock output on a regular I/O in fractional PLL	F_OUT ≥ 100 MHz	—	—	600	ps (p-p)
t_{FOUTCCJ_IO} ⁶⁷ ⁶⁸ ⁷⁰		F_OUT < 100 MHz	—	—	60	mUI (p-p)
t_{CASC_OUTPJ_DC} ⁶⁷ ⁷¹	Period jitter for dedicated clock output in cascaded PLLs	F_OUT ≥ 100 MHz	—	—	175	ps (p-p)
t_{CASC_OUTPJ_DC} ⁶⁷ ⁷¹	Period jitter for dedicated clock output in cascaded PLLs	F_OUT < 100 MHz	—	—	17.5	mUI (p-p)
t_DRIFT	Frequency drift after `PFDENA` is disabled for a duration of 100 µs	—	—	—	±10	%
dK_BIT	Bit number of Delta Sigma Modulator (DSM)	—	8	24	32	bits
k_VALUE	Numerator of fraction	—	128	8388608	2147483648	—
f_RES	Resolution of VCO frequency	f_INPFD = 100 MHz	390625	5.96	0.023	Hz

⁶¹ 此规范在 Quartus^® II软件中受I/O最大频率限制。最大I/O频率对于每种I/O标准是各不相同的。

⁶² Quartus^® II软件报告的VCO频率考虑到VCO后缩放计数器K值。因此，如果计数器K的值为2，那么报告的频率能够低于f_VCO规范。

⁶³ 此规范受限于PLL的I/O f_MAX和F_OUT两者中较低的一个。

⁶⁴ 在外部反馈模式中不支持高带宽PLL设置。

⁶⁵ 高输入抖动直接影响PLL输出抖动。要达到低PLL输出时钟抖动，就必须提供一个低于120 ps的干净时钟源。

⁶⁶ F_REF等于f_IN/N，当N = 1时应用规范。

⁶⁷ 10^–12 (14 sigma, 99.99999999974404%置信水平)概率水平的峰峰抖动(peak-to-peak jitter)。当应用30 ps的输入抖动时，输出抖动规范适用于PLL的固有抖动。外部存储器接口时钟输出抖动规范使用一个不同的测量方法，请参考“ Arria^® V器件的存储器输出时钟抖动”表。

⁶⁸ 此规范仅涵盖用于低带宽的小数分频。对于小数分频值范围0.05–0.95，f_VCO必须≥1000 MHz。

⁶⁹ 此规范仅涵盖用于低带宽的小数分频。对于小数分频值范围0.20–0.80，f_VCO必须≥1200 MHz。

⁷⁰ 外部存储器接口时钟输出抖动规范使用一个不同的测量方法，在 Arria^® V器件的存储器输出时钟抖动规范表中可以找到。

⁷¹ 级联PLL规范仅应用在以下条件：

Upstream PLL: 0.59 MHz ≤ Upstream PLL BW < 1 MHz
Downstream PLL: Downstream PLL BW > 2 MHz

DSP模块性能规范

表 37. Arria^® V器件的DSP模块性能规范
模式		性能			单位
模式		–I3, –C4	–I5, –C5	–C6	单位
使用一个DSP模块的模式	独立9 × 9乘法运算	370	310	220	MHz
	独立18 × 19乘法运算	370	310	220	MHz
	独立18 × 25乘法运算	370	310	220	MHz
	独立20 × 24乘法运算	370	310	220	MHz
	独立27 × 27乘法运算	310	250	200	MHz
	两个18 × 19乘法加法器模式	370	310	220	MHz
	与36-bit输入相加的18 × 18乘法加法器	370	310	220	MHz
使用两个DSP模块的模式	复数18 × 19乘法运算	370	310	220	MHz

存储器模块性能规范

要实现最大的存储器模块性能，需要使用一个通过片上PLL的全局时钟布线的存储器模块时钟，并设置成50%输出占空比。使用 Quartus^® II软件报告存储器模块时钟方案的时序。

当使用错误检测循环冗余校验（CRC）功能时，f_MAX没有降级(degradation)。

表 38. Arria^® V器件的存储器模块性能规范
储存器	模式	使用的资源		性能			单位
储存器	模式	ALUT	储存器	–I3, –C4	–I5, –C5	–C6	单位
MLAB	单端口，所有支持的宽度	0	1	500	450	400	MHz
	简单双端口，所有支持的宽度	0	1	500	450	400	MHz
	对同一地址读写的简单双端口	0	1	400	350	300	MHz
	ROM，所有支持的宽度	—	—	500	450	400	MHz
M10K模块	单端口，所有支持的宽度	0	1	400	350	285	MHz
	简单双端口，所有支持的宽度	0	1	400	350	285	MHz
	read-during-write选项设为Old Data的简单双端口，所有支持的宽度	0	1	315	275	240	MHz
	真双端口，所有支持的宽度	0	1	400	350	285	MHz
	ROM，所有支持的宽度	0	1	400	350	285	MHz

内部温度传感二极管规范

表 39. Arria^® V器件的内部温度传感二极管规范
温度范围	精度	偏移校准选项	采样率	转换时间	分辨率	无失码的最小分辨率
–40到100°C	±8°C	No	1 MHz	< 100 ms	8 bits	8 bits

外设性能

本节介绍了外设性能，高速I/O和外部存储器接口。

实际可达到的频率取决于设计和系统具体因素。要确保您设计中的正确时序收敛并根据具体的设计和系统设置来执行HSPICE/IBIS仿真，以确定在您的系统中能达到的最大频率。

高速I/O规范

表 40. Arria^® V器件的高速I/O规范
当J = 3到10时，使用串化器/解串器(SERDES)模块。当J = 1或2时，旁路SERDES模块。

对于LVDS应用，必须使用整数PLL模式的PLL。

Arria^® V器件支持以下两种输出标准，它们在所有的I/O bank上使用真LVDS输出缓存类型。

高达360 Mbps数据速率的真LVDS输出标准

高达400 Mbps数据速率的真mini-LVDS输出标准
符号		条件	–I3, –C4			–I5, –C5			–C6			单位
符号		条件	最小值	典型值	最大值	最小值	典型值	最大值	最小值	典型值	最大值	单位
f_{HSCLK_in}(输入时钟频率) 真差分I/O标准		时钟增强因子(clock boost factor) W = 1 to 40 ⁷²	5	—	800	5	—	750	5	—	625	MHz
f_{HSCLK_in}(输入时钟频率)单端I/O标准⁷³		时钟增强因子 W = 1 to 40 ⁷²	5	—	625	5	—	625	5	—	500	MHz
f_{HSCLK_in}(输入时钟频率)单端I/O标准⁷⁴		时钟增强因子 W = 1 to 40 ⁷²	5	—	420	5	—	420	5	—	420	MHz
f_{HSCLK_OUT}(输出时钟频率)		—	5	—	625 ⁷⁵	5	—	625⁷⁵	5	—	500⁷⁵	MHz
发送器	真差分I/O标准 - f_HSDR(数据速率)	SERDES因子 J = 3 to 10 ⁷⁶	⁷⁷	—	1250	⁷⁷	—	1250	⁷⁷	—	1050	Mbps
		SERDES因子 J ≥ 8⁷⁶ ⁷⁸， LVDS TX with RX DPA	⁷⁷	—	1600	⁷⁷	—	1500	⁷⁷	—	1250	Mbps
		SERDES因子J = 1到2，使用DDR寄存器	⁷⁷	—	⁷⁹	⁷⁷	—	⁷⁹	⁷⁷	—	⁷⁹	Mbps
	具有三个外部输出电阻网络的仿真差分I/O标准 - f_HSDR(数据速率) ⁸⁰	SERDES因子J = 4到10 ⁸¹	⁷⁷	—	945	⁷⁷	—	945	⁷⁷	—	945	Mbps
	具有一个外部输出电阻网络的仿真差分I/O标准- f_HSDR (数据速率)⁸⁰	SERDES因子J = 4到10⁸¹	⁷⁷	—	200	⁷⁷	—	200	⁷⁷	—	200	Mbps
	t_{x Jitter}- 真差分I/O标准	数据速率的总抖动600 Mbps–1.25 Gbps	—	—	160	—	—	160	—	—	160	ps
	t_{x Jitter}- 真差分I/O标准	数据速率的总抖动 < 600 Mbps	—	—	0.1	—	—	0.1	—	—	0.1	UI
	t_{x Jitter}- 具有三个外部输出电阻网络的仿真差分I/O标准	数据速率的总抖动600 Mbps–1.25 Gbps	—	—	260	—	—	300	—	—	350	ps
	t_{x Jitter}- 具有三个外部输出电阻网络的仿真差分I/O标准	数据速率的总抖动 < 600 Mbps	—	—	0.16	—	—	0.18	—	—	0.21	UI
	t_{x Jitter}-具有一个外部输出电阻网络的仿真差分I/O标准	—	—	—	0.15	—	—	0.15	—	—	0.15	UI
	t_DUTY	真和仿真差分I/O标准的TX输出时钟占空比	45	50	55	45	50	55	45	50	55	%
	t_RISE和t_FALL	真差分I/O标准⁸²	—	—	160	—	—	180	—	—	200	ps
		具有三个外部输出电阻网络的仿真差分I/O标准	—	—	250	—	—	250	—	—	300	ps
		具有一个外部输出电阻网络的仿真差分I/O标准	—	—	500	—	—	500	—	—	500	ps
	TCCS	真差分I/O标准	—	—	150	—	—	150	—	—	150	ps
	TCCS	仿真差分I/O标准	—	—	300	—	—	300	—	—	300	ps
接收器	真差分I/O标准 - f_HSDRDPA(数据速率)	SERDES因子J = 3到10⁷⁶	150	—	1250	150	—	1250	150	—	1050	Mbps
	真差分I/O标准 - f_HSDRDPA(数据速率)	SERDES factor J ≥ 8 with DPA⁷⁶ ⁷⁸	150	—	1600	150	—	1500	150	—	1250	Mbps
	f_HSDR (数据速率)	SERDES factor J = 3 to 10	⁷⁷	—	⁸³	⁷⁷	—	⁸³	⁷⁷	—	⁸³	Mbps
	f_HSDR (数据速率)	SERDES因子J = 1到2，使用DDR寄存器	⁷⁷	—	⁷⁹	⁷⁷	—	⁷⁹	⁷⁷	—	⁷⁹	Mbps
DPA模式	DPA运行长度	—	—	—	10000	—	—	10000	—	—	10000	UI
Soft-CDR模式	Soft-CDR ppm容限	—	—	—	300	—	—	300	—	—	300	±ppm
Non-DPA模式	采样窗口	—	—	—	300	—	—	300	—	—	300	ps

⁷² 时钟增强因子 (W)是输入数据速率与输入时钟速率之间的比率。

⁷³ 仅应用于DPA和soft-CDR模式。

⁷⁴ 仅应用于非DPA模式。

⁷⁵ 通过使用LVDS时钟网络实现。

⁷⁶ F_max规范基于用于串行数据的快速时钟。接口F_MAX也取决于依赖于设计并要求时序分析的并行时钟域。

⁷⁷ 最小规范取决于您使用的时钟源 (例如PLL和时钟管脚)和时钟布线资源 (全局，局部和本地)。I/O差分缓存和输入寄存器没有最小翻转率。

⁷⁸ V_CC和V_CCP必须在各自的电源层，并且为chip-to-chip接口的5 pF最大加载。

⁷⁹ 最大的理想数据速率是SERDES因子 (J) x PLL最大输出频率(f_OUT)，前提是您能够关闭设计时序并且信号完整性仿真是干净的。

⁸⁰ 您必须通过执行链路时序收敛分析计算出接收器中剩余的时序裕量。您必须考虑电路板偏移裕量，发送器通道至通道偏移以及接收器采样裕量以决定剩余时序裕量。

⁸¹ 当真LVDS RX通道用于仿真LVDS TX通道时，仅支持串化因子1和2。

⁸² 仅应用于默认的预加重和V_OD设置。

⁸³ 通过执行链路时序收敛分析能够评估非DPA模式的可实现最大数据速率。您必须考虑电路板偏移裕量，发送器延迟裕量以及接收器采样裕量以决定支持的最大数据速率。

DPA锁定时间规范

图 4. DPA PLL校准使能的动态相位对齐(DPA)锁定时间规范

表 41. Arria^® V器件的DPA锁定时间规范这些规范应用于商业以及工业等级。DPA锁定时间用于一个通道。一个数据跳变定义为一个0到1或1到0的跳变。
标准	训练码型（training pattern）	在训练码型的一次重复中的数据跳变次数	每256个数据跳变的重复次数⁸⁴	最大数据跳变
SPI-4	00000000001111111111	2	128	640
Parallel Rapid I/O	00001111	2	128	640
Parallel Rapid I/O	10010000	4	64	640
其他	10101010	8	32	640
其他	01010101	8	32	640

⁸⁴ 这是所述训练码型达到256个数据跳变的重复次数。

LVDS Soft-CDR/DPA正弦抖动容限规范

图 5. 等于1.25 Gbps数据速率的LVDS Soft-CDR（软核时钟数据恢复）/DPA正弦抖动容限规范

表 42. 等于1.25 Gbps数据速率的LVDS Soft-CDR/DPA正弦抖动掩码值
抖动频率（Hz）		正弦抖动（UI）
F1	10,000	25.000
F2	17,565	25.000
F3	1,493,000	0.350
F4	50,000,000	0.350

图 6. 小于1.25 Gbps数据速率的LVDS Soft-CDR/DPA正弦抖动容限规范

DLL频率范围规范

表 43. Arria^® V器件的DLL频率范围规范
参数	–I3, –C4	–I5, –C5	–C6	单位
DLL operating frequency range	200 – 667	200 – 667	200 – 667	MHz

DQS逻辑模块规范

表 44. Arria^® V器件的DLL延迟时钟(t_{DQS_PSERR})的DQS相移误差规范此误差规范是绝对最大和最小误差。
DQS延迟缓存的数量	–I3, –C4	–I5, –C5	–C6	单位
2	40	80	80	ps

存储器输出时钟抖动规范

表 45. Arria^® V器件的存储器输出时钟抖动规范
存储器输出时钟抖动测量用于200个连续的时钟周期，如JEDEC DDR2/DDR3 SDRAM标准中所指定的。

当通过误码率 (BER) 10^–12（等同于14 sigma）应用30 ps（p-p）的输入抖动时，可以应用存储器输出时钟抖动。

Altera建议使用UniPHY intellectual property (IP) with PHYCLK连接，以实现更高的抖动性能。
参数	时钟网络	符号	–I3, –C4		–I5, –C5		–C6		单位
参数	时钟网络	符号	Min	Max	Min	Max	Min	Max	单位
Clock period jitter	PHYCLK	t_JIT(per)	-41	41	-50	50	-55	55	ps
Cycle-to-cycle period抖动	PHYCLK	t_JIT(cc)	63		90		94		ps

OCT校准模块规范

表 46. Arria^® V器件的OCT校准模块规范
符号	说明	最小值	典型值	最大值	单位
`OCTUSRCLK`	OCT校准模块需要的时钟	—	—	20	MHz
T_OCTCAL	R_S OCT/R_T OCT校准所需要的`OCTUSRCLK`时钟周期数	—	1000	—	周期
T_OCTSHIFT	移出`OCT`代码所需要的`OCTUSRCLK`时钟周期数	—	32	—	周期
T_{RS_RT}	双向I/O缓存中`dyn_term_ctrl`与`oe`信号跳变以在R_S OCT与R_T OCT之间进行动态切换所需要的时间	—	2.5	—	ns

图 7. oe和dyn_term_ctrl信号的时序图

占空比失真 (DCD)规范

表 47. Arria^® V I/O管脚上的最坏情况DCD输出DCD周期仅应用于I/O缓存。它不涵盖系统DCD。
符号	–I3, –C4		–C5, –I5		–C6		单位
符号	最小值	最大值	最小值	最大值	最小值	最大值	单位
输出占空比	45	55	45	55	45	55	%

HPS规范

本节介绍了 Arria^® V器件的HPS规范和时序。

对于HPS复位，HPS硬复位信号和软复位信号(HPS_nRST和HPS_nPOR)的最小复位脉冲宽度是6个时钟周期的HPS_CLK1。

HPS时钟性能

表 48. Arria^® V器件的HPS时钟性能
符号/说明	–I3	–C4	–C5, –I5	–C6	单位
mpu_base_clk（微处理器单元时钟）	1050	925	800	700	MHz
main_base_clk (L3/L4互联时钟)	400	400	400	350	MHz
h2f_user0_clk	100	100	100	100	MHz
h2f_user1_clk	100	100	100	100	MHz
h2f_user2_clk	200	200	200	160	MHz

HPS PLL规范

HPS PLL VCO频率范围

表 49. Arria^® V器件的HPS PLL VCO频率范围
说明	速度等级	最小值	最大置	单位
VCO范围	–C5, –I5, –C6	320	1,600	MHz
	–C4	320	1,850	MHz
	–I3	320	2,100	MHz

HPS PLL输入时钟范围

HPS PLL输入时钟范围是10 – 50 MHz。此时钟范围应用于HPS_CLK1以及HPS_CLK2输入。

HPS PLL输入抖动

使用下面公式计算HPS PLL能够承受的最大输入抖动(peak-to-peak)。divide value (N)是每个PLL的VCO寄存器的分母值。PLL输入参考时钟除以此值。该分母的范围是1到64。

Maximum input jitter = Input clock period × Divide value (N) × 0.02

表 50. 最大输入抖动的实例
输入参考时钟周期	Divide Value (N)	最大抖动	单位
40 ns	1	0.8	ns
40 ns	2	1.6	ns
40 ns	4	3.2	ns

Quad SPI闪存时序特征

表 51. Arria^® V器件的Quad SPI(串行外设接口)闪存时序要求
符号	说明	最小值	典型值	最大值	单位
F_clk	CLK时钟频率	—	—	108	MHz
T_dutycycle	QSPI_CLK占空比	45	—	55	%
T_dssfrst	第一个时钟沿之前的输出延迟QSPI_SS有效	—	1/2周期的QSPI_CLK	—	ns
T_dsslst	最后一个时钟沿之后的输出延迟QSPI_SS有效	-1	—	1	ns
T_dio	I/O数据输出延迟	-1	—	1	ns
T_dinmax	从QSPI_CLK的下降沿到数据到达SoC的最大数据输入延迟。通过编程`qspiregs`.`rddatacap`寄存器的延迟域可以调整输入数据的采集逻辑。	—	—	—	—

图 8. Quad SPI闪存时序图此时序图显示了时钟极性模式0和时钟相位模式0。

SPI时序特征

表 52. Arria^® V器件的SPI主时序要求建立和保持时间可用于德州仪器的SSP模式和国家半导体公司的Microwire模式。
符号	说明	最小值	最大值	单位
T_clk	CLK时钟周期	—	16.67	ns
T_dutycycle	SPI_CLK占空比	45	55	%
T_dssfrst	第一个时钟沿之前的输出延迟SPI_SS有效	8	—	ns
T_dsslst	最后一个时钟沿之后的输出延迟SPI_SS有效	8	—	ns
T_dio	主出从进(MOSI)输出延迟	-1	1	ns
T_dinmax	从SPI_CLK的下降沿到数据到达SoC的最大数据输入延迟。通过编程RX样本延迟寄存器可以控制输入数据的采集。	—	500	ns

图 9. SPI主时序图

表 53. Arria^® V器件的SPI从时序要求建立和保持时间可用于德州仪器的SSP模式和国家半导体公司的Microwire模式。
符号	说明	最小值	最大值	单位
T_clk	CLK时钟周期	20	—	ns
T_s	MOSI建立时间	5	—	ns
T_h	MOSI保持时间	5	—	ns
T_suss	第一个时钟沿之前的建立时间SPI_SS有效	8	—	ns
T_hss	最后一个时钟沿之后的保持时间SPI_SS有效	8	—	ns
T_d	主进从出（MISO）输出延迟	—	6	ns

图 10. SPI从时序图

SD/MMC时序特征

表 54. Arria^® V器件的安全数字（SD）/多媒体卡（MMC）时序要求
符号	说明	最小值	最大值	单位
T_clk	SDMMC_CLK_OUT时钟周期（高速模式）	20	—	ns
T_clk	SDMMC_CLK_OUT时钟周期（默认速度模式）	40	—	ns
T_dutycycle	SDMMC_CLK_OUT占空比	45	55	%
T_d	SDMMC_CMD/SDMMC_D输出延迟	—	6	ns
T_dinmax	从SDMMC_CLK的上升沿到数据到达SoC的最大输入延迟	—	25	ns

图 11. SD/MMC时序图

USB时序特征

由于时序问题，通过USB控制器，支持LPM模式的PHY可能不会正确运行。设计人员被建议使用MicroChip USB3300 PHY器件，此器件已被证明在开发板上是成功的。

表 55. Arria^® V器件的USB时序要求
符号	说明	最小值	典型值	最大值	单位
T_clk	USB CLK时钟周期	—	16.67	—	ns
T_d	CLK到USB_STP/USB_DATA[7:0]输出延迟	4.4	—	11	ns
T_su	USB_DIR/USB_NXT/USB_DATA[7:0]的建立时间	2	—	—	ns
T_h	USB_DIR/USB_NXT/USB_DATA[7:0]的保持时间	1	—	—	ns

图 12. USB时序图

以太网介质访问控制器（EMAC）时序特征

表 56. Arria^® V器件的简化的千兆介质独立接口(RGMII)TX时序要求
符号	说明	最小值	典型值	最大值	单位
T_clk (1000Base-T)	TX_CLK时钟周期	—	8	—	ns
T_clk (100Base-T)	TX_CLK时钟周期	—	40	—	ns
T_clk (10Base-T)	TX_CLK时钟周期	—	400	—	ns
T_dutycycle	TX_CLK占空比	45	—	55	%
T_d	TX_CLK到TXD/TX_CTL输出数据延迟	-0.85	—	0.15	ns

图 13. RGMII TX时序图

表 57. Arria^® V器件的RGMII RX时序要求
符号	说明	最小值	典型值	单位
T_clk (1000Base-T)	RX_CLK时钟周期	—	8	ns
T_clk (100Base-T)	RX_CLK时钟周期	—	40	ns
T_clk (10Base-T)	RX_CLK时钟周期	—	400	ns
T_su	RX_D/RX_CTL建立时间	1	—	ns
T_h	RX_D/RX_CTL保持时间	1	—	ns

图 14. RGMII RX时序图

表 58. Arria^® V器件的管理数据输入/输出(MDIO)时序要求
符号	说明	最小值	典型值	单位
T_clk	MDC时钟周期	—	400	ns
T_d	MDC到MDIO输出数据延迟	10	—	ns
T_s	MDIO数据的建立时间	10	—	ns
T_h	MDIO数据的保持时间	0	—	ns

图 15. MDIO时序图

I2C时序特征

表 59. Arria^® V器件的I²C时序要求
符号	说明	标准模式		快速模式		单位
符号	说明	最小值	最大值	最小值	最大值	单位
T_clk	串行时钟（SCL）时钟周期	—	10	—	2.5	µs
T_clkhigh	SCL高时间	4.7	—	0.6	—	µs
T_clklow	SCL低时间	4	—	1.3	—	µs
T_s	串行数据线(SDA)数据到SCL的建立时间	0.25	—	0.1	—	µs
T_h	SCL到SDA数据的保持时间	0	3.45	0	0.9	µs
T_d	SCL到SDA输出数据延迟	—	0.2	—	0.2	µs
T_{su_start}	一个重复启动条件的建立时间	4.7	—	0.6	—	µs
T_{hd_start}	一个重复启动条件的保持时间	4	—	0.6	—	µs
T_{su_stop}	一个停止条件的建立时间	4	—	0.6	—	µs

图 16. I²C时序图

NAND时序特征

表 60. Arria^® V器件的NAND ONFI 1.0时序要求NAND控制器支持Open NAND FLASH Interface (ONFI) 1.0 Mode 5时序以及传统的NAND器件。此表列出了ONFI 1.0 mode 5时序的要求。通过编程主HPS PLL的`C4`输出和NAND控制器中提供的时序寄存器，HPS NAND控制器能够满足此时序。
符号	说明	最小值	最大值	单位
T_wp ⁸⁵	写使能脉冲宽度	10	—	ns
T_wh ⁸⁵	写使能保持时间	7	—	ns
T_rp ⁸⁵	读使能脉冲宽度	10	—	ns
T_reh ⁸⁵	读使能保持时间	7	—	ns
T_clesu ⁸⁵	命令锁存使能到写使能建立时间	10	—	ns
T_cleh ⁸⁵	命令锁存使能到写使能保持时间	5	—	ns
T_cesu ⁸⁵	芯片使能到写使能建立时间	15	—	ns
T_ceh ⁸⁵	芯片使能到写使能保持时间	5	—	ns
T_alesu ⁸⁵	地址锁存使能到写使能建立时间	10	—	ns
T_aleh ⁸⁵	地址锁存使能到写使能保持时间	5	—	ns
T_dsu ⁸⁵	数据到写使能建立时间	10	—	ns
T_dh ⁸⁵	数据到写使能保持时间	5	—	ns
T_cea	芯片使能到数据存取时间	—	25	ns
T_rea	读使能到数据存取时间	—	16	ns
T_rhz	读使能到数据高阻抗	—	100	ns
T_rr	准备就绪到读使能低	20	—	ns

图 17. NAND命令锁存时序图

图 18. NAND地址锁存时序图

图 19. NAND数据写时序图

图 20. NAND数据读时序图

⁸⁵ 通过NAND配置寄存器控制NAND接口的时序。

ARM走线时序特征

表 61. Arria^® V器件的ARM走线时序要求大多数调试工具都有一种用于调整走线数据采集点的机制。
说明	最小值	最大值	单位
CLK时钟周期	12.5	—	ns
CLK最大占空比	45	55	%
CLK到D0 –D7输出数据延迟	-1	1	ns

UART接口

最大UART波特率为每秒6.25兆符号。

GPIO接口

最小可检测的通用I/O (GPIO)脉冲宽度是2 μs。脉冲宽度基于1 MHz的去抖动时钟频率。

HPS JTAG时序规范

表 62. Arria^® V器件的HPS JTAG时序参数和值
符号	说明	最小值	最大值	单位
t_JCP	TCK时钟周期	30	—	ns
t_JCH	TCK时钟高时间	14	—	ns
t_JCL	TCK时钟低时间	14	—	ns
t_{JPSU (TDI)}	TDI JTAG端口建立时间	2	—	ns
t_{JPSU (TMS)}	TMS JTAG端口建立时间	3	—	ns
t_JPH	JTAG端口保持时间	5	—	ns
t_JPCO	JTAG端口时钟到输出	—	12 ⁸⁶	ns
t_JPZX	JTAG端口高阻抗到有效输出	—	14⁸⁶	ns
t_JPXZ	JTAG端口有效输出到高阻抗	—	14⁸⁶	ns

⁸⁶ 每个从3.0 V的V_{CCIO_HPS}压降都需要一个1-ns加法器。例如，如果TDO I/O bank的V_{CCIO_HPS} = 2.5 V，那么t_JPCO= 13 ns，或者如果等于1.8 V，那么就是14 ns 。

配置规范

本节介绍了 Arria^® V器件的配置规范和时序。

POR规范

表 63. Arria^® V器件的快速和标准POR延迟规范
POR延迟	最小值	最大值	单位
快速	4	12 ⁸⁷	ms
标准	100	300	ms

⁸⁷ 快速POR延迟的最大脉冲宽度是12 ms，对PCIe hard IP在POR trip后进行初始化提供了足够时间。

FPGA JTAG配置时序

表 64. Arria^® V器件的FPGA JTAG时序参数和值
符号	说明	最小值	最大值	单位
t_JCP	TCK时钟周期	30, 167 ⁸⁸	—	ns
t_JCH	TCK时钟高时间	14	—	ns
t_JCL	TCK时钟低时间	14	—	ns
t_{JPSU (TDI)}	TDI JTAG端口建立时间	2	—	ns
t_{JPSU (TMS)}	TMS JTAG端口建立时间	3	—	ns
t_JPH	JTAG端口保持时间	5	—	ns
t_JPCO	JTAG端口时钟到输出	—	12 ⁸⁹	ns
t_JPZX	JTAG端口高阻抗到有效输出	—	14⁸⁹	ns
t_JPXZ	JTAG端口有效输出到高阻抗	—	14⁸⁹	ns

⁸⁸ 如果在执行易失性密钥编程时V_CCBAT在1.2 V – 1.5 V范围内，那么最小TCK时钟周期是167 ns。

⁸⁹ 每个从3.0 V的VCCIO压降都需要一个1-ns加法器。例如，如果TDO I/O bank的VCCIO = 2.5 V，那么tJPCO = 13 ns，或者如果等于1.8 V，那么就是14 ns 。

FPP配置时序

FPP配置的DCLK与DATA[]比率(r)

当开启加密或压缩功能时，快速被动并行（FPP）配置需要一个不同的DCLK与DATA[]的比率。

根据DCLK与DATA[]的比率，主机(host)必须发送一个DCLK频率，此频率为r乘以DATA[]速率，单位为字节每秒(Bps)或字每秒(Wps)。例如，在FPP ×16中，其中r是2，DCLK频率必须是2乘以DATA[]速率(单位是Wps) 。

表 65. Arria^® V器件的DCLK与DATA[]的比率(DCLK-to-DATA[] Ratio)
配置方案	加密	压缩	DCLK与DATA[]的比率(r)
FPP（8比特宽）	Off	Off	1
	On	Off	1
	Off	On	2
	On	On	2
FPP（16比特宽）	Off	Off	1
	On	Off	2
	Off	On	4
	On	On	4

当DCLK-to-DATA[] = 1时的FPP配置时序

当您使能解压缩或设计安全功能时，DCLK-to-DATA[]比率对于FPP ×8和FPP ×16是不同的。关于相应的DCLK-to-DATA[]比率，请参考 Arria^® V器件的DCLK-to-DATA[]比率表。

表 66. Arria^® V器件DCLK-to-DATA[] Ratio为1时的FPP时序参数
符号	参数	最小值	最大值	单位
t_CF2CD	`nCONFIG` low to `CONF_DONE` low	—	600	ns
t_CF2ST0	`nCONFIG` low to `nSTATUS` low	—	600	ns
t_CFG	`nCONFIG` low pulse width	2	—	µs
t_STATUS	`nSTATUS` low pulse width	268	1506 ⁹⁰	µs
t_CF2ST1	`nCONFIG` high to `nSTATUS` high	—	1506 ⁹¹	µs
t_CF2CK ⁹²	`nCONFIG` high to first rising edge on `DCLK`	1506	—	µs
t_ST2CK ⁹²	`nSTATUS` high to first rising edge of `DCLK`	2	—	µs
t_DSU	`DATA[]` setup time before rising edge on `DCLK`	5.5	—	ns
t_DH	`DATA[]` hold time after rising edge on `DCLK`	0	—	ns
t_CH	`DCLK` high time	0.45 × 1/f_MAX	—	s
t_CL	`DCLK` low time	0.45 × 1/f_MAX	—	s
t_CLK	`DCLK` period	1/f_MAX	—	s
f_MAX	`DCLK` frequency (FPP ×8/ ×16)	—	125	MHz
t_CD2UM	`CONF_DONE` high to user mode⁹³	175	437	µs
t_CD2CU	`CONF_DONE` high to `CLKUSR` enabled	4×最大化`DCLK`周期	—	—
t_CD2UMC	`CONF_DONE` high to user mode with `CLKUSR` option on	t_CD2CU + (T_init × `CLKUSR`周期)	—	—
T_init	Number of clock cycles required for device initialization	17,408	—	周期

⁹⁰ 如果不通过扩展nCONFIG或nSTATUS低脉冲宽度来延迟配置，那么可以使用此值。

⁹¹ 如果不通过从外部保持nSTATUS低电平来延迟配置，那么可以使用此值。

⁹² 如果 nSTATUS被监控，那么遵循t_ST2CK规范。如果 nSTATUS没被监控，那么遵循t_CF2CK规范。

⁹³ 最小和最大数量仅在您选择内部振荡器作为初始化器件的时钟源时适用。

当DCLK-to-DATA[] > 1时的FPP配置时序

表 67. Arria^® V器件DCLK-to-DATA[] Ratio > 1时的FPP时序参数当使用解压缩和设计安全功能时，使用这些时序参数。
符号	参数	最小值	最大值	单位
t_CF2CD	`nCONFIG` low to `CONF_DONE` low	—	600	ns
t_CF2ST0	`nCONFIG` low to `nSTATUS` low	—	600	ns
t_CFG	`nCONFIG` low pulse width	2	—	µs
t_STATUS	`nSTATUS` low pulse width	268	1506 ⁹⁴	µs
t_CF2ST1	`nCONFIG` high to `nSTATUS` high	—	1506⁹⁵	µs
t_CF2CK ⁹⁶	`nCONFIG` high to first rising edge on `DCLK`	1506	—	µs
t_ST2CK ⁹⁶	`nSTATUS` high to first rising edge of `DCLK`	2	—	µs
t_DSU	`DATA[]` setup time before rising edge on `DCLK`	5.5	—	ns
t_DH	`DATA[]` hold time after rising edge on `DCLK`	`N` – 1/f_DCLK ⁹⁷	—	s
t_CH	`DCLK` high time	0.45 × 1/f_MAX	—	s
t_CL	`DCLK` low time	0.45 × 1/f_MAX	—	s
t_CLK	`DCLK` period	1/f_MAX	—	s
f_MAX	`DCLK` frequency (FPP ×8/ ×16)	—	125	MHz
t_R	Input rise time	—	40	ns
t_F	Input fall time	—	40	ns
t_CD2UM	`CONF_DONE` high to user mode⁹⁸	175	437	µs
t_CD2CU	`CONF_DONE` high to `CLKUSR` enabled	4 ×最大化`DCLK`周期	—	—
t_CD2UMC	`CONF_DONE` high to user mode with `CLKUSR` option on	t_CD2CU + (T_init × `CLKUSR`周期)	—	—
T_init	Number of clock cycles required for device initialization	17,408	—	周期

⁹⁴ 如果不通过扩展nCONFIG或者nSTATUS低脉冲宽度来延迟配置，那么可使用该值。

⁹⁵ 如果不通过从外部保持nSTATUS低电平来延迟配置，那么可使用该值。

⁹⁶ 如果 nSTATUS被监控，那么遵循t_ST2CK规范。如果 nSTATUS没被监控，那么遵循t_CF2CK规范。

⁹⁷ N是 DCLK-to-DATA比率，f_DCLK是系统的 DCLK频率。

⁹⁸ 最小和最大数量仅在您选择内部振荡器作为初始化器件的时钟源时适用。

AS配置时序

表 68. Arria^® V器件中的AS ×1和AS ×4配置的AS时序参数
当内部振荡器或者`CLKUSR`用作器件配置的时钟源时，最小和最大数量应用于两者。

对于 Arria^® V器件的PS时序参数表中列出的被动串行（PS）的时序参数而言，t_CF2CD，t_CF2ST0，t_CFG，t_STATUS和t_CF2ST1时序参数是相同的。如果不通过从外部保持`nSTATUS`低电平来延迟配置，那么可以使用t_CF2ST1值。
符号	参数	最小值	最大值	单位
t_CO	`DCLK` falling edge to the `AS_DATA0`/`ASDO` output	—	2	ns
t_SU	Data setup time before the falling edge on `DCLK`	1.5	—	ns
t_DH	Data hold time after the falling edge on `DCLK`	0	—	ns
t_CD2UM	`CONF_DONE` high to user mode	175	437	µs
t_CD2CU	`CONF_DONE` high to `CLKUSR` enabled	4 ×最大化`DCLK`周期	—	—
t_CD2UMC	`CONF_DONE` high to user mode with `CLKUSR` option on	t_CD2CU + (T_init × `CLKUSR`周期)	—	—
T_init	Number of clock cycles required for device initialization	17,408	—	周期

AS配置方案中的DCLK频率规范

表 69. AS配置方案中的DCLK频率规范此表列出了AS配置方案的内部时钟频率规范。当内部振荡器用作配置时钟源时应用`DCLK`频率规范。AS多器件配置方案不支持100 MHz的`DCLK`频率。
参数	最小值	典型值	最大值	单位
`DCLK` frequency in AS configuration scheme	5.3	7.9	12.5	MHz
	10.6	15.7	25.0	MHz
	21.3	31.4	50.0	MHz
	42.6	62.9	100.0	MHz

PS配置时序

表 70. Arria^® V器件的PS时序参数
符号	参数	最小值	最大值	单位
t_CF2CD	`nCONFIG` low to `CONF_DONE` low	—	600	ns
t_CF2ST0	`nCONFIG` low to `nSTATUS` low	—	600	ns
t_CFG	`nCONFIG` low pulse width	2	—	µs
t_STATUS	`nSTATUS` low pulse width	268	1506⁹⁹	µs
t_CF2ST1	`nCONFIG` high to `nSTATUS` high	—	1506¹⁰⁰	µs
t_CF2CK ¹⁰¹	`nCONFIG` high to first rising edge on `DCLK`	1506	—	µs
t_ST2CK ¹⁰¹	`nSTATUS` high to first rising edge of `DCLK`	2	—	µs
t_DSU	`DATA[]` setup time before rising edge on `DCLK`	5.5	—	ns
t_DH	`DATA[]` hold time after rising edge on `DCLK`	0	—	ns
t_CH	`DCLK` high time	0.45 × 1/f_MAX	—	s
t_CL	`DCLK` low time	0.45 × 1/f_MAX	—	s
t_CLK	`DCLK` period	1/f_MAX	—	s
f_MAX	`DCLK` frequency	—	125	MHz
t_CD2UM	`CONF_DONE` high to user mode¹⁰²	175	437	µs
t_CD2CU	`CONF_DONE` high to `CLKUSR` enabled	4 ×最大化`DCLK`周期	—	—
t_CD2UMC	`CONF_DONE` high to user mode with `CLKUSR` option on	t_CD2CU + (T_init × `CLKUSR`周期)	—	—
T_init	Number of clock cycles required for device initialization	17,408	—	周期

⁹⁹ 如果不通过扩展nCONFIG或nSTATUS低脉冲宽度来延迟配置，那么可以使用此值。

¹⁰⁰ 如果不通过从外部保持nSTATUS低电平来延迟配置，那么可以使用此值。

¹⁰¹ 如果 nSTATUS被监控，那么遵循t_ST2CK规范。如果 nSTATUS没被监控，那么遵循t_CF2CK规范。

¹⁰² 最小和最大数量仅在您选择内部振荡器作为初始化器件的时钟源时适用。

初始化

表 71. Arria^® V器件的初始化时钟源选项和最大频率
初始化时钟源	配置方案	最大频率 (MHz)	最小时钟周期数
内部振荡器	AS，PS和FPP	12.5	T_init
`CLKUSR` ¹⁰³	AS，PS和FPP	125
`CLKUSR` ¹⁰³	AS	100
`DCLK`	PS和FPP	125

¹⁰³ 要使能CLKUSR作为初始化时钟源，需要在 Quartus^® II软件中的Device and Pin Options对话框的General中开启Enable user-supplied start-up clock (CLKUSR)选项。

配置文件

表 72. Arria^® V器件的未压缩.rbf大小
设计编译前使用此表对文件大小进行评估。不同配置文件格式的文件大小也不同，例如：十六进制文件(.hex)或表格文本文件(.ttf)格式。

关于不同类型的配置文件和文件大小，请参考 Quartus^® II软件。然而，对于特定版本的 Quartus^® II软件，针对同一器件的任何设计都有相同的未压缩配置文件大小。

IOCSR原始二进制文件(.rbf)大小专门用于Configuration via Protocol (CvP)特性。
器件系列	成员代码	配置.rbf文件大小(比特)	IOCSR .rbf文件大小(比特)
Arria^® V GX	A1	71,015,552	439,960
	A3	71,015,552	439,960
	A5	101,740,640	446,360
	A7	101,740,640	446,360
	B1	137,784,928	457,368
	B3	137,784,928	457,368
	B5	185,915,648	463,128
	B7	185,915,648	463,128
Arria^® V GT	C3	71,015,552	439,960
	C7	101,740,640	446,360
	D3	137,784,928	457,368
	D7	185,915,648	463,128
Arria^® V SX	B3	185,903,520	450,968
Arria^® V SX	B5	185,903,520	450,968
Arria^® V ST	D3	185,903,520	450,968
Arria^® V ST	D5	185,903,520	450,968

最短配置时间评估

表 73. Arria^® V器件的最短配置时间评估估计的值基于 Arria^® V器件的未压缩.rbf大小表中未压缩的配置.rbf大小。
器件系列	成员代码	主动串行¹⁰⁴			快速被动并行¹⁰⁵
器件系列	成员代码	宽度	DCLK (MHz)	最短配置时间(ms)	宽度	DCLK (MHz)	最短配置时间(ms)
Arria^® V GX	A1	4	100	178	16	125	36
	A3	4	100	178	16	125	36
	A5	4	100	255	16	125	51
	A7	4	100	255	16	125	51
	B1	4	100	344	16	125	69
	B3	4	100	344	16	125	69
	B5	4	100	465	16	125	93
	B7	4	100	465	16	125	93
Arria^® V GT	C3	4	100	178	16	125	36
	C7	4	100	255	16	125	51
	D3	4	100	344	16	125	69
	D7	4	100	465	16	125	93
Arria^® V SX	B3	4	100	465	16	125	93
Arria^® V SX	B5	4	100	465	16	125	93
Arria^® V ST	D3	4	100	465	16	125	93
Arria^® V ST	D5	4	100	465	16	125	93

¹⁰⁴ 使用外部CLKUSR的100 MHz的DCLK频率。

¹⁰⁵ 最大FPGA FPP带宽可能会超过某些外部存储器或控制逻辑的带宽。

远程系统更新

表 74. Arria^® V器件的远程系统更新电路时序规范
参数	最小值	单位
t_{RU_nCONFIG} ¹⁰⁶	250	ns
t_{RU_nRSTIMER} ¹⁰⁷	250	ns

¹⁰⁶ 这等同于将ALTREMOTE_UPDATE IP core的重配置输入选通为最小时序规范的高电平。

¹⁰⁷ 这等同于将 ALTREMOTE_UPDATE IP core的复位计时器输入选通为最小时序规范的高电平。

用户看门狗内部振荡器频率规范

表 75. Arria^® V器件的用户看门狗内部振荡器频率规范
参数	最小值	典型值	最大值	单位
User watchdog internal oscillator frequency	5.3	7.9	12.5	MHz

I/O时序

Altera提供两种方法来确定I/O时序—基于Excel的I/O时序和 Quartus^® II时序分析器。

基于Excel的I/O时序提供对每种器件密度和速度等级提供管脚时序性能。数据通常用于设计FPGA之前，以获得时序预算的评估，此评估作为链路时序分析的一部分。

在完成布局布线后， Quartus^® II时序分析器根据设计特征提供一个更精准的I/O时序数据。

可编程的IOE延时

表 76. Arria^® V器件的I/O单元(IOE)可编程延迟
参数 ¹⁰⁸	可用设置	最小偏移¹⁰⁹	快速模型		慢速模型					单位
参数 ¹⁰⁸	可用设置	最小偏移¹⁰⁹	工业	商业	–C4	–C5	–C6	–I3	–I5	单位
D1	32	0	0.508	0.517	0.870	1.063	1.063	0.872	1.057	ns
D3	8	0	1.763	1.795	2.999	3.496	3.571	3.031	3.643	ns
D4	32	0	0.508	0.518	0.869	1.063	1.063	1.063	1.057	ns
D5	32	0	0.508	0.517	0.870	1.063	1.063	0.872	1.057	ns

¹⁰⁸ 您可以在 Quartus^® II软件中设置此值，在Assignment Editor的Assignment Name列中选择D1，D3，D4和D5。

¹⁰⁹ 最小偏移不包括固有延迟。

可编程输出缓存延迟

表 77. Arria^® V器件的可编程输出缓存延迟
此表列出了延迟链设置，用于控制输出缓存的上升沿和下降沿延迟。

您可以在 Quartus^® II软件中设置可编程输出缓存延迟，将Output Buffer Delay Control约束设置成positive, negative或both edges，并将Output Buffer Delay约束设置成下表中显示的具体值(ps)。
符号	参数	典型值	单位
D_OUTBUF	Rising and/or falling edge delay	0 (默认)	ps
		50	ps
		100	ps
		150	ps

术语

表 78. 术语
术语	定义
差分I/O标准	接收器输入波形发送器输出波形
f_HSCLK	左/右侧PLL输入时钟频率。
f_HSDR	高速I/O模块—最大/最小LVDS数据传输率(f_HSDR = 1/TUI)，non-DPA。
f_HSDRDPA	高速I/O模块—最大/最小LVDS数据传输率(f_HSDRDPA = 1/TUI)，DPA。
J	高速I/O模块—解串因子(并行数据总线的宽度)。
JTAG时序规范	JTAG时序规范
PLL规范	PLL规范图
R_L	接收器差分输入分立电阻（在 Arria^® V器件外部）。
采样窗口（SW）	时序图—数据必须是有效的并被正确采集所用时间。建立和保持时间决定了采样窗口中理想的选通位置，如下所示：
单端电压参考I/O标准	SSTL和HSTL I/O的JEDEC标准定义了AC以及DC输入信号值。AC值表明接收器必须满足其时序规范所处于的电压电平。DC值表明接收器的最终逻辑状态被明确定义时所处于的电压电。接收器输入通过AC值后，该接收器变到新的逻辑状态。只要输入超出DC阈值，新的逻辑状态就一直保持。这种方法旨在出现输入波形振铃时提供可预测的接收器时序。单端电压参考I/O标准
t_C	高速接收器/发送器输入和输出时钟周期。
TCCS（通道至通道偏移）	由同一PLL驱动的通道中最快的和最慢的输出边缘之间的时序差异，包括t_CO类别和时钟偏移。时钟包含在TCCS测量中(请参考此表中SW下的时序图)。
t_DUTY	高速I/O模块—高速发送器输出时钟的占空比。
t_FALL	信号从高电平到低电平的跳变时间（80-20％）。
t_INCCJ	PLL时钟输入上的周期到周期抖动容限。
t_{OUTPJ_IO}	由PLL驱动的GPIO上的周期抖动。
t_{OUTPJ_DC}	由PLL驱动的专用时钟输出上的周期抖动。
t_RISE	信号从低电平到高电平的跳变时间（80-20％）
时间单元间隔（TUI）	所支持的偏移，传播延迟和数据时采样窗口的时序预算。(UI = 1/(收器输入时钟倍频因子) = t_c/w）。
V_CM(DC)	DC共模输入电压。
V_ICM	输入共模电压—接收器上差分信号的共同模式。
V_ID	输入差分电压摆幅—接收器上一个差分传输的正导体与补导体之间的电压差。
V_DIF(AC)	AC差分输入电压—切换所需要的最小AC输入差分电压。
V_DIF(DC)	DC差分输入电压—切换所需要的最小DC输入差分电压。
V_IH	电压输入高—应用到输入上的最小正电压，器件接收此输入作为逻辑高。
V_IH(AC)	高电平AC输入电压
V_IH(DC)	高电平DC输入电压
V_IL	电压输入低—应用到输入上的最大正电压，器件接收此输入作为逻辑低。
V_IL(AC)	低电平AC输入电压。
V_IL(DC)	低电平DC输入电压。
V_OCM	输出共模电压—发送器上的差分信号的共同模式。
V_OD	输入差分电压摆幅—发送器上一个差分传输的正导体与补导体之间的电压差。
V_SWING	差分输入电压
V_X	输入差分交叉点电压
V_OX	输出差分交叉点电压
W	高速I/O模块—时钟增强因子

文档修订历史

日期	版本	修订内容
2015年6月	2015.06.16	对 Arria^® V器件的高速I/O规范中的LVDS输出缓存类型表中的以下输出类型添加了数据速率：真RSDS输出标准：高达360 Mbps的数据速率真mini-LVDS输出标准：高达400 Mbps的数据速率在Transmitter—Emulated Differential I/O Standards f_HSDR data rate parameter in the High-Speed I/O Specifications for Arria^® V Devices表中增添了条件注释。注释：当真LVDS RX通道用于仿真LVDS TX通道时，仅支持串化因子1和2。将Queued Serial Peripheral Interface (QSPI)修改成Quad Serial Peripheral Interface (SPI) Flash。更新了I²C时序图中的T_h位置。更新了NAND Address Latch Timing Diagram中的T_wp位置。将FPP Timing Parameters When DCLK-to-DATA[] Ratio is >1 for Arria^® V Devices表中的t_DH单位从ns改成s。将AS Timing Parameters for AS ×1 and ×4 Configurations in Arria^® V Devices表中的t_CO的最大值从4 ns改成2 ns。将下面的时序图移到了“ Arria^® V器件中配置，设计安全和远程系统更新”章节。 DCLK-to-DATA[] Ratio >1时的FPP时序波形 DCLK-to-DATA[] Ratio >1时的FPP配置时序波形 AS配置时序波形 PS配置时序波形
2015年1月	2015.01.30	将下表中的V_{CC_AUX_SHARED}的描述更新成“HPS auxiliary power supply”： Absolute Maximum Ratings for Arria^® V Devices HPS Power Supply Operating Conditions for Arria^® V SX and ST Devices 在I/O标准规范中添加了一个声明：您必须执行时序收敛分析来决定通用I/O标准的可达到的最大频率。更新了收发器参考时钟上升时间和下降时间：在±60 mV差分信号上测量。对下面条件添加了注释：`REFCLK`性能要求满足发送器`REFCLK`相位噪声规范。更新了”外设性能规范“中的描述，提及在设计中要求正确的时序收敛。更新了HPS时钟性能main_base_clk规范，从525 MHz (–I3速度等级)和462 MHz (–C4速度等级)更新成400 MHz。将HPS PLL VCO最大频率更新成1,600 MHz (–C5, –I5和–C6速度等级)，1,850 MHz (–C4速度等级)和2,100 MHz (–I3速度等级)。将HPS PLL输入抖动divide value从NR改成R。删除了下表中的“Slave select pulse width (Texas Instruments SSP mode)” 参数： SPI Master Timing Requirements for Arria^® V Devices SPI Slave Timing Requirements for Arria^® V Devices 对USB Timing Characteristics section in HPS Specifications添加了说明：由于时序问题，通过USB控制器，支持LPM模式的PHY可能不会正确运行。设计人员被建议使用MicroChip USB3300 PHY器件，此器件已被证明在开发板上是成功的。增添了HPS JTAG时序规范。更新了FPGA JTAG时序规范注释：每个从3.0 V的V_CCIO压降都需要一个1-ns加法器。例如，如果TDO I/O bank的V_CCIO = 2.5 V，那么t_JPCO= 13 ns，或者如果等于1.8 V，那么就是14 ns 。更新了Transceiver Specifications for Arria^® V GT and ST Devices表中V_ICM (AC Coupled) 和注释6中的值从650 mV到750 mV。
2014年7月	3.8	在表3、表4和表5中添加了注释：最小值此电源值描述了DC（静态）电源容限的预算，不包括动态容限要求。关于动态容限要求的额外预算，请参考PDN工具。更新了表5中的V_{CC_HPS}规范。在表19中添加了一个注释：差分输入由需要2.5 V的V_CCPD供电。更新了表20和表21中的"Minimum differential eye opening at the receiver serial input pins"。更新了“HPS PLL Specifications”部分中的描述。更新了表39中的VCO范围最大规范。更新了表45中的T_d和T_h规范。在表47和图13中的增添了T_h规范。更新了图20、图21和图23中的注释：配置后不要让DCLK悬空。配置完成后DCLK被忽略。它可以按需要翻转成高电平或低电平。删除了表58中的“Remote update only in AS mode”规范。在表60中添加了DCLK器件初始化时钟源规范。在“配置文件”部分添加了描述：IOCSR .rbf文件大小(比特)IOCSR .rbf文件大小专门用于Configuration via Protocol (CvP)特性。删除了表63中的f_{MAX_RU_CLK}规范。
2014年2月	3.7	更新了表1中的V_{CCRSTCLK_HPS}最大规范。在表1中添加了V_{CC_AUX_SHARED}规范。
2013年12月	3.6	添加了“HPS PLL规范”。增添了表24、表39和表40。更新了表1，表3，表5，表19，表20，表21，表38，表41，表42，表45，表46，表47，表56和表59。更新了图7、图13、图15、图16和图19。删除了表：GPIO Pulse Width for Arria^® V Devices。
2013年8月	3.5	删除了表29中的“Pending silicon characterization”注释。更新了表25。
2013年8月	3.4	删除了表1，表2，表3，表4，表5，表6，表7，表9，表12，表13，表14，表15，表16，表17，表18，表19，表20，表21，表22，表23，表24，表25，表26，表27，表28，表29，表30，表31，表35，表36，表51，表53，表54，表55，表56，表57，表60，表62和表64的”初步“标示。更新了表1、表3、表11、表19、表20、表21、表22、表25和表29。
2013年6月	3.3	更新了表20、表21、表25和表38。
2013年5月	3.2	更新了表37。更新了图8、图9、图20、图22和图23。更新了表1，表3，表13，表19，表20，表21，表23，表29，表39，表40，表46，表57，表60和表64。更新了”PLL规范“部分中的–I3速度等级的工业结温范围。
2013年3月	3.1	在“HPS规范”部分中添加了HPS复位信息。增添了表60。更新了表1，表3，表17，表20，表24，表29和表59。更新了图21。
2012年11月	3.0	更新了表2，表3，表9，表14，表16，表17，表20，表21，表25，表29，表36，表56，表57和表60。删除了表：Transceiver Block Jitter Specifications for Arria^® V Devices. 添加了HPS信息：添加了“HPS Specifications”部分。增添了表38，表39，表40，表41，表42，表43，表44，表45，表46，表47，表48，表49和表50。增添了图7，图8，图9，图10，图11，图12，图13，图14，图15，图16，图17，图18和图19 更新了表3和表5。
2012年10月	2.4	更新了表4中的 Arria^® V GX V_{CCR_GXBL/R}, V_{CCT_GXBL/R}和V_{CCL_GXBL/R}最小值，最大值和数据速率。在表20和表21中添加了接收器V_ICM (AC coupled)和V_ICM (DC coupled)值，发送器V_OCM (AC coupled)和V_OCM (DC coupled)值。
2012年8月	2.3	更新了表30中的SERDES因子条件。
2012年7月	2.2	更新了表1中的V_I (DC input voltage)的最大电压。更新了表20，包含了 Arria^® V GX -I3速度等级。更新了表20和