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2.4.2.1. 高速时钟域(High-Speed Clock Domains)
2.4.2.2. 重构环路(Restructuring Loops)
2.4.2.3. 控制信号反压(Control Signal Backpressure)
2.4.2.4. 使用FIFO状态信号的流程控制
2.4.2.5. 包含skid缓冲器的流程控制
2.4.2.6. Read-Modify-Write存储器
2.4.2.7. 计数器和累加器
2.4.2.8. 状态机
2.4.2.9. 储存器
2.4.2.10. DSP模块
2.4.2.11. 一般逻辑
2.4.2.12. 求模与除法
2.4.2.13. 复位
2.4.2.14. 硬件重用
2.4.2.15. 算法要求
2.4.2.16. FIFO
2.4.2.17. 三元加法器(Ternary Adders)
5.2.1. 不足的寄存器(insufficient Registers)
5.2.2. 短路径/长路径(short path/long path)
5.2.3. 快进限制(Fast Forward Limit)
5.2.4. 环路(loop)
5.2.5. 每个时钟域一个关键链
5.2.6. 相关时钟组中的关键链
5.2.7. 复杂的关键链
5.2.8. 延伸到可定位的节点
5.2.9. 域边界入口和域边界出口(Domain Boundary Entry and Domain Boundary Exit)
5.2.10. 包括双时钟存储器的关键链
5.2.11. 关键链比特和总线
5.2.12. 延迟线
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1. Intel® Hyperflex™ FPGA体系结构介绍
所作的更新针对于: |
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Intel® Quartus® Prime设计套件 21.3 |
本翻译版本仅供参考,如果本翻译版本与其英文版本存在差异,则以英文版本为准。某些翻译版本尚未更新对应到最新的英文版本,请参考英文版本以获取最新信息。 |
本文档介绍了通过使用 Intel® Hyperflex™ FPGA体系结构来实现最大性能的设计方法。 Intel® Hyperflex™ FPGA体系结构支持新的Hyper-Retiming、Hyper-Pipelining和Hyper-Optimization设计方法,这些设计方法可以在 英特尔® Stratix® 10和 英特尔® Agilex™ 器件中实现最高时钟频率。
Intel® Hyperflex™ 体系结构器件 | Intel® Hyperflex™ 体系结构描述 |
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英特尔® Stratix® 10 FPGA | 一种“寄存器无处不在(registers everywhere)”的体系结构,将可旁路的Hyper-Register封装到器件内核的布线段中以及所有的功能模块输入上。布线信号可以先穿过寄存器,也可以旁路寄存器直接到达多路复用器,从而提高了带宽和面积以及电源效率。 |
英特尔® Agilex™ FPGA |
图 1. 寄存器无处不在(Registers Everywhere)
图 2. 可旁路的超级寄存器(Bypassable Hyper-Register)
本文档提供了关于使用 Intel® Hyperflex™ FPGA体系结构的特定设计指南、工具流程和实例:
- Intel Hyperflex 体系结构RTL设计指南—描述了 Intel® Hyperflex™ FPGA体系结构设计的基本高性能RTL设计技术。
- 编译 Intel Hyperflex 体系结构设计—描述了如何使用 英特尔® Quartus® Prime Pro Edition软件来实现 Intel® Hyperflex™ 体系结构FPGA的最高性能。
- 优化实例—通过使用设计实例来演示性能提升的技术。
- Intel Hyperflex 体系结构移植指南—提供了移植到 Intel® Hyperflex™ 体系结构FPGA的设计指南。