Intel® Stratix® 10收发器的使用

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ID 683086
日期 11/06/2017
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1. 收发器的布局 2. 瓦片(tile)体系结构约束 3. PCIe指南 4. 文件修订历史
1. 收发器的布局 x
1.1. L-Tile和H-Tile概述
1.1. L-Tile和H-Tile概述 x
1.1.1. PLL 1.1.2. 发送器时钟网络 1.1.3. GXT时钟网络 1.1.4. 校准
1.1.1. PLL x
1.1.1.1. ATX PLL 1.1.1.2. fPLL 1.1.1.3. CMU PLL
1.1.2. 发送器时钟网络 x
1.1.2.1. 绑定的收发器通道 — VCCR_GXB和VCCT_GXB的指南
2. 瓦片(tile)体系结构约束 x
2.1. 收发器通道布局 2.2. 不支持的动态重配置功能 2.3. Intel® Stratix® 10 L-Tile收发器到H-Tile收发器的迁移 2.4. 散热指南
2.1. 收发器通道布局 x
2.1.1. GX和GXT通道的可能组合 2.1.2. GX通道 2.1.3. GXT通道 2.1.4. L-Tile和H-Tile的参考时钟指南 2.1.5. PLL布局
2.1.1. GX和GXT通道的可能组合 x
2.1.1.1. H-Tile中GX和GXT通道的可能组合 2.1.1.2. L-Tile Production的GX和GXT通道的可能组合
2.1.2. GX通道 x
2.1.2.1. 非绑定GX通道 2.1.2.2. 绑定GX通道
2.1.5. PLL布局 x
2.1.5.1. ATX PLL间距要求 2.1.5.2. ATX PLL – fPLL间距要求 2.1.5.3. 驱动GXT通道时ATX PLL的使用模型 2.1.5.4. 单工通道合并 2.1.5.5. 使用PCIe的TX PLL限制
3. PCIe指南 x
3.1. PCIe Hard IP 3.2. PHY Interface for PCIe Express (PIPE)
3.1. PCIe Hard IP x
3.1.1. PCIe Hard IP的通道布局 3.1.2. PCIe Hard IP的PLL布局
3.2. PHY Interface for PCIe Express (PIPE) x
3.2.1. PIPE的通道布局 3.2.2. PIPE的PLL布局
1. 收发器的布局
2. 瓦片(tile)体系结构约束
3. PCIe指南
4. 文件修订历史

1. 收发器的布局

所作的更新针对于:
Intel® Quartus® Prime设计套件 17.1
本翻译版本仅供参考，如果本翻译版本与其英文版本存在差异，则以英文版本为准。某些翻译版本尚未更新对应到最新的英文版本，请参考本翻译版本仅供参考，如果本翻译版本与其英文版本存在差异，则以英文版本为准。某些翻译版本尚未更新对应到最新的英文版本，请参考英文版本以获取最新信息。
注： 本应用笔记目前涵盖 Intel® Stratix® 10 L-Tile ES1、L-Tile和H-Tile (L-Tile/H-Tile)的信息。E-Tile的信息将在文档的后续版本中提供。
Intel® Stratix® 10器件支持收发器瓦片(tile)体系结构。一个瓦片(tile)包含24个收发器通道及其相关的锁相环(PLL)、参考时钟缓冲器和硬核IP。目前有四种不同类型的收发器瓦片(tile)：
  • L-Tile ES1
  • L-Tile
  • H-Tile
  • E-Tile

每种类型的瓦片(tile)的功能范围提供了适用于各种不同收发器应用的定制解决方案。下一部分对L-tile作了更详细的介绍。 Intel® Stratix® 10器件在左右两侧包含一个或多个tile。这些tile的类型并不一定是同质的。

要了解更多信息，请参考 Intel® Stratix® 10 L-和H-Tile收发器PHY用户指南中概述章节的"收发器Tile种类 — 收发器的功能比较"表。

图 1. 收发器Tile的布局 Intel® Stratix® 10 TX器件的实例，在器件左侧上有两种不同类型的tile。E-Tile位于H-Tile之上。
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