系列变体

特性 Arria V GZ FPGA Arria V GT FPGA Arria V GX FPGA Arria V ST SoC Arria V SX SoC
ALM (K) 170 190 190 174 174
精度可调 DSP 1,139 1,156 1,156 1,068 1,068
M20K 模块 1,700 - - - -
M10K 模块 - 2,414 2,414 2,282 2,282
DDR3 内存接口速率 800 MHz 667 MHz 667 MHz 667 MHz 667 MHz
硬内存控制器 - 4 4 4 4
收发器(Gbps) 12.5 Gbps 10.3125 6.5536 10.3125 6.5536
PCI Express® (PCIe) Gen3/2/1 硬化 IP 模块 1 - - - -
PCIe Gen2/1 硬化 IP 模块 - 2 2 2 2
设计安全 x x x x x
减小 SEU x x x x x

Arria® V 架构

灵活的收发器

无论您是需要具有几个通道,还是多达 36 个通道,Arria® V FPGA 都能够提供满足您的性能和功耗要求的收发器解决方案,为您提供迈向成功所需的一切。灵活的时钟、卓越的信号完整性(SI)以及最低的功耗,Arria V FPGA 收发器具备卓越的品质并提供了诸多特性,专门面向对于功耗要求较高的高宽带应用而设计。

每个 Arria V FPGA 收发器都包含物理介质附件、物理编码子层和硬化 IP 模块,不但提升了时钟灵活性,而且提供了更多的独立通道。每一条通道都有完整的 PMA 和 PCS,以及专用的独立接收模拟 PLL CDR。为了便于设计人员满足高达 12.5 Gbps 的收发器速度要求、驱动高达 40" 的背板并实施 PCIe Gen3,Arria V GZ 包含了许多附加特性。

*注意:Arria V GX 和 GT 没有 Arria V GZ 所具有的 Adaptive LinearEQ、EyeQ、PCIe Gen3 和部分硬化 IP。

针对降低功耗和低系统成本而优化

  • 一条 10.3125-Gbps 通道的功耗不到 165 mW
  • 一条 12.5-Gbps 通道的功耗不到 200 mW

特性 Arria V GZ Arria V GT Arria V GX
收发器最大数量 36 36 36
支持 12.5 Gbps背板的收发器 x - -
面向SFF-8431 应用的 10.3125 Gbps 收发器 x x -
支持 6 .375 背板的收发器 x x x
连续时间线性均衡——接收器 4 阶段线性均衡 x - -
判定反馈均衡——接收器 5 抽头数字均衡器 x - -
自适应均衡——自动调整均衡 x - -
线性均衡器 - x x
发送均衡预加重(4抽头) x - -
发送均衡预加重(3抽头) - x x
环行振荡器发送 PLL x x x
LC 振荡器 PLL x - -
管芯仪表(EyeQ 数据眼监控器) x - -

精度可调DSP模块

为满足高精度信号处理需求,我们开发了业界第一款精度可调的数字信号处理(DSP)模块。这一集成模块是 Stratix® V、Arria® V 和 Cyclone® V FPGA 28 nm DSP 产品组合的一部分,在编译时可以采用 18 位模式或者高精度模式来配置每一模块。

采用精度可调的 DSP 模块,在一个 DSP 模块中,Arria V 和 Cyclone V FPGA 能够在每一个模块基础上支持从 9 位 x 9 位到单精度浮点(尾数乘法)的各种精度范围。这样,您可以不受 FPGA 架构的限制,在 DSP 数据通路上的每个阶段都使用最佳精度。您还会受益于更好的系统性能、更低的功耗以及更少的架构限制。

进一步优化了 Arria V 和 Cyclone V FPGA 中的精度可调 DSP 模块,在以下方面进行了增强:

  • 108 路输入,74 路输出。
  • 18x19 乘法模式,支持预加器使用两路 18 位输入
  • 可选第二个累加器(反馈寄存器),用于复数串行滤波
  • 两个 18x19 独立乘法器
  • 在 18 位模式中,对于使用硬核预加器和外部系数没有限制

采用单模块和多模块模式的 Arria® V 和 Cyclone® V FPGA 乘法器精度范围

采用单模块模式的 Arria V 和 Cyclone V FPGA 乘法器

乘法器数量

乘法器精度

三个独立乘法器

9x9

采用求和模式的两个乘法器

18x19

两个独立乘法器

18x19

一个独立非对称乘法器

18x36(在 DSP 模块外需要附加逻辑)

一个独立高精度乘法器

27x27

采用多模块模式的 Arria V 和 Cyclone V FPGA 乘法器

乘法器的类型

需要的模块数量

一个独立 36x36 乘法器

2(在 DSP 模块外需要附加逻辑)

一个独立 54x54 乘法器

4(在 DSP 模块外需要附加逻辑)

一个 18x18 复数乘法器

2

一个 18x25 复数乘法器

4(在 DSP 模块外需要附加逻辑)

一个 18x36 复数乘法器

4(在 DSP 模块外需要附加逻辑)

一个 27x27 复数乘法器

4

级联总线

所有模式都具有 64 位累加器,并且每个精度可调 DSP 模块提供 64 位级联总线,从而可通过使用专用总线级联多个模块来实现精度更高的信号处理功能。

精度可调 DSP 架构保持了向后兼容性。它可高效支持现有 18 位 DSP 应用,例如高清视频处理、数字上变频或下变频和多速率滤波。

SoC FPGA硬核处理器系统

英特尔 SoC 使用高带宽互联干线,将基于 ARM® 的硬核处理器系统 (HPS)(包含处理器、外设和内存接口)与 FPGA 结构集成。Arria® V SoC 在一个基于 ARM 的用户可定制片上系统 (SoC) 中集成了独立处理器、FPGA 和数字信号处理 (DSP) 功能,帮助您降低了系统功耗、系统成本,并减小了电路板面积,提高了系统性能。SoC 同时实现了硬核知识产权(IP)的性能和低功耗特性以及可编程逻辑的灵活性。

HPS 特性

  • 每个处理器内核包括:
    • 32 KB 的L1指令高速缓存,32 KB的 L1 数据高速缓存
    • 单精度和双精度浮点单元以及 NEONTM 媒体引擎
    • CoreSightTM 调试和跟踪技术
  • 512 KB 共享 L2 高速缓存,支持纠错码 (ECC)
  • 64 KB Scratch RAM,支持 ECC。
  • 多端口 SDRAM 控制器,支持 DDR2、DDR3 和 LPDDR2,以及可选 ECC。
  • 8 通道直接内存访问 (DMA) 控制器
  • QSPI 闪存控制器
  • NAND 闪存控制器,支持 DMA
  • SD/SDIO/MMC 控制器,支持 DMA
  • 2x 10/100/1000 以太网介质访问控制器(MAC),支持 DMA
  • 2x USB On-The-Go (OTG) 控制器,支持 DMA
  • 4 个 I2C 控制器
  • 2 个 UART
  • 2x 串行外设接口(SPI)主外设,2x SPI 从外设
  • 多达 134 个通用 I/O (GPIO)
  • 7 个通用定时器
  • 4 个看门狗定时器

宽带 HPS 至 FPGA 互联干线链接

虽然 HPS 和 FPGA 能够独立工作,但它们通过高性能 ARM AMBA® AXITM 总线桥接宽带系统互联紧密链接。FPGA 结构中的 IP 总线主机能够通过 FPGA 至 HPS 互联访问 HPS 总线从机。相似的,HPS 总线主机能够通过 HPS 至 FPGA 桥接访问 FPGA 架构中的总线从机。所有桥接兼容 AMBA AXI-3,支持同时读写操作。其他的 32 位轻型 HPS 至 FPGA 桥接提供了 HPS 和 FPGA 结构中外设之间的低延时接口。最多六台 FPGA 主机可与处理器共享 HPS SDRAM 控制器。此外,在程序的控制下,通过专用32位配置端口,处理器可以用于配置 FPGA 结构。

  • HPS 至 FPGA:可配置 32 位、64 位、128 位 AMBA AXI 接口,针对高带宽而优化。
  • FPGA 至 HPS:可配置 32 位、64 位、128 位 AMBA AXI 接口,针对高带宽而优化。
  • 轻型 HPS 至 FPGA:32 位 AMBA AXI 接口,减小了延时。
  • FPGA 至 HPS SDRAM 控制器:可配置多端口接口,有 6 个命令端口,4x 64 位读数据端口和 4x 64 位写数据端口。
  • 32 位 FPGA 配置管理器

对于远程无线单元、10G/40G 线路卡以及演播室内混合器等中端应用,28 nm Arria® V FPGA 系列提供功耗最低而带宽最高的 FPGA。总计提供五个器件变体,让设计人员可采用最佳方式选择符合其价格、性能和功耗要求的解决方案。有关 Arria V FPGA 和 SoC 系列和封装选择的概述,请参见下面的表格。  

温度支持

设备 封装(尺寸以 mm 为单位) 速度等级
Arria V GZ F780、F1152、F1517 C3、C4、I3L、I4
Arria V SX/GX/ST/GT F672、F896、F1152、F1517 C4、C5、C6、I3、I5

英特尔® Arria® V 参考链接