MAX® II CPLD

英特尔推出的 MAX® II CPLD 家族基于开创性的架构,具有低功耗和低成本的特点。推出 MAX® IIZ CPLD 后,现在就有了使用同一创新 CPLD 架构的三个变体。 

系列变体

MAX® II CPLD

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MAX® IIG CPLD

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MAX® IIZ CPLD

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这款瞬时通电的非易失 CPLD 产品家族的目标是通用、低密度逻辑和便携式应用,例如蜂窝手机设计。除了为传统 CPLD 设计提供最低成本外,MAX II CPLD 还可实现更高的功率和成本改进,使您能够使用 MAX II CPLD 取代功耗或成本更高的 ASSP 和/或标准逻辑 CPLD。

特性

低成本 MAX® II CPLD 可提供架构和电路板管理功能来优化易用性和系统集成。 MAX® II CPLD 实现了高水平的功能集成,旨在降低系统设计成本。 

高性价比架构

MAX® II CPLD 采用全新的 CPLD 架构,突破了传统宏单元在功耗、空间和成本等方面的限制。

低功耗

MAX® II CPLD 可提供 CPLD 行业最低的动态功耗,只有前代 MAX® CPLD 的十分之一。

实时系统内可编程能力 (ISP)

MAX® II CPLD 让您可在 CPLD 工作时更新配置闪存。

I/O 能力

MAX® II CPLD 支持各种单端 I/O 接口标准,例如 LVTTL、LVCMOS 和 PCI。

可用封装

TQFP、1.0 毫米间距 FBGA 和 0.5 毫米间距 MBGA。

并行闪存加载程序

MAX® II CPLD 具备 JTAG 模块,可配置不符合 JTAG 的外部设备,如使用并行闪存加载程序宏功能的独立闪存设备。

工业应用温度支持

MAX® II CPLD 支持各种工业和其它温度敏感应用所需的 -40°C 至 +100°C(交叉点)的工业温度范围。

扩展温度支持

MAX® II CPLD 提供的扩展温度范围为 -40°C 至 +125°C(交叉点),可支持汽车和其它温度敏感应用。

设计工具

采用 MAX® II CPLD 的设计比较简单。表中列出的设计资源为您提供了技术信息,帮助您了解、评估并开始 MAX® II CPLD 设计。

下载文献和早期功耗估算器

您可以下载最常用的 MAX II 文献或浏览所有 MAX II CPLD 相关文档。

FPGA 设计软件和开发工具

易于学习且更易于使用的 Quartus Prime 开发软件备受客户赞赏,它可让您通过充分利用 MAX II CPLD 的优势,超额完成绩效目标,更快速地完成您的设计,并轻松满足下一代系统设计的功耗预算。

您可以在 Quartus Prime 软件新功能网页中了解 Quartus II 软件的最新特性及其支持的新器件。有关 Quartus Prime 软件如何支持 MAX II CPLD 的详细信息,请参考面向 CPLD 的使用最方便的设计软件网页。

设计示例和 IP 内核

您可以利用我们以及我们的合作伙伴提供的知识产权 (IP) 内核和参考设计来加速 MAX II CPLD 设计。通常与 MAX II CPLD 配合使用的是 PCI 32 位主机/目标设备或仅限 PCI 32 位目标设备,以及 I2C 主机/从机 IP 内核。利用 OpenCore 和 OpenCore Plus 版的内核,您可以在购买它们之前来评估试用这些 IP 内核。

开始设计

开发套件和电路板

无论是通信、消费类产品、计算还是工业应用领域,MAX® II CPLD 提供了低能耗和低价格,使它们成为复杂控制应用的理想选择。

开发套件名称

精选器件

规格

价格 厂商
MAX II 开发套件 EPM1270

数据表 (PDF)

150 美元

英特尔(立即购买

MAX II Micro 套件 EPM2210

用户手册 (PDF)

69 美元 Terasic(立即购买

应用

无论是通信、消费类产品、计算还是工业应用领域,MAX® II CPLD 提供了低能耗和低价格,使它们成为复杂控制应用的理想选择。

MAX II CPLD 应用

常用控制路径功能可以划分为四个类别:接口桥接、I/O 扩展、系统配置和加电顺序控制。

应用 描述
接口桥接 以尽可能低的成本转换不兼容器件之间的总线协议和电压。
I/O 扩展 执行 I/O 解码,轻松、经济地增加 ASSP 或微控制器上的可用 I/O。
系统配置和初始化 控制易失性器件的配置或初始化过程。
加电顺序控制 管理电路板上其它器件的正确的加电顺序。
通用逻辑 满足通用逻辑需求的 MAX II 特性
便携式应用 MAX IIZ CPLD 让便携式应用可在最严苛的环境中使用。
宽输入功能 在 MAX II CPLD 中实施宽输入功能

常见问题解答

常见问题解答

常见问题解答

Altera MAX II 家族低成本 CPLD 是首个将传统 CPLD 架构的优点与 Altera 的创新性 FPGA 查找表 (LUT) 逻辑结构相结合的架构。MAX II 家族有三个变体,全都使用同一种基本架构:

  • MAX II CPLD
  • MAX IIG CPLD
  • MAX IIZ CPLD

这些器件针对最低每 I/O 引脚成本和目标通用低密度逻辑应用进行了优化。许多客户使用 MAX II CPLD 来替代低密度 FPGA、ASSP 和标准逻辑器件。

Altera MAX II CPLD 是价格敏感的通用低密度逻辑应用的理想选择,例如接口桥接、I/O 扩展、器件配置和加电顺序控制。有关这些应用的更多信息,请参见“MAX II 应用”页面。MAX II CPLD 也是便携式应用的理想选择,因为与竞争 CPLD 相比,它们的成本和功耗都降低了 50%。

MAX II CPLD 家族包含四个成员,密度从 240 到 2,210 个逻辑元件 (LE) 不等,并且具有多达 272 个用户 I/O 引脚。器件采用低成本薄型四方扁平封装 (TQFP)、FineLine BGA (FBGA) 封装和 Micro FineLine BGA (MBGA) 封装,可提供垂直迁移支持。

MAX II 器件订购码基于器件中可用的 LE 数量。所有 MAX II CPLD 订购码都以 EPM 开头。随后的数字代表该器件中的 LE 数量。

LE 和宏单元之间没有标准的转换率,而是基于来自大量客户设计的经验数据。Altera 确定典型的“等价宏单元”比大概为每个宏单元 1.3 个 LE。

MAX II 器件家族采用经台积电 (TSMC) 成本优化的 1.8 V、0.18 µm、六金属层闪存工艺。

所有 MAX II CPLD 均已上市。 

Altera 当前推荐两个低成本开发套件:

  • MAX II 开发套件 (EPM1270)
  • MAX II Micro 套件 (EPM2210)

请联系当地 Altera 销售商获取有关 MAX IIZ 套件的最新信息。

MAX II 变体之间的主要差异是为器件供电所需的必要电源电压及功耗规格。

两个器件家族都具有非易失和瞬时通电的特点。与 MAX 器件家族相比,MAX II 家族的成本降低了一半,功耗只占十分之一,而密度却提高了四倍。MAX 器件家族在基于宏单元的架构上构建,而 MAX II 器件家族在基于 LUT 的架构上构建。

MAX II 和 Cyclone 器件家族旨在满足不同的应用需求。最大的 MAX II 器件提供 2,210 个 LE,而最小的 Cyclone 器件提供 2,910 个 LE。MAX II 家族包含非易失和瞬时接通器件,而 Cyclone 器件将单独的器件用于配置。尽管存在这些差异,但 MAX II 和 Cyclone 器件中的可用 I/O 引脚数之间有重叠。此外,从每 LE 成本方面比较两个器件家族时,MAX II CPLD 在每 I/O 引脚成本方面始终较低。

MAX II 家族的功耗大约为前代 MAX CPLD 功耗的十分之一。

待机电流规格假定输入电压为零 (GND),无负载且无输入切换。

MAX II 低功耗 CPLD 可以完全断电,因为它具有卓越的热接入、加电顺序灵活性和单电源简易性。有关断电功能的更多信息,请参见 MAX II 低功耗页面

MAX II 家族的性能平均是前代 MAX CPLD 的两倍。

速度等级描述每个器件的相对速度。速度等级 -3 表示最快,-4 表示中等,-5 表示最慢。《MAX II 器件手册》中的“最快 tpd1”规格与最快的商业速度等级关联,这是穿过器件的角到角延迟路径。

对于 MAX II 和 Stratix II 家族,速度等级 -3 均为最快,-4 为中等,-5 为最慢。虽然速度等级命名方式相同,但是性能规格不同。

不兼容。MAX II CPLD 基于全新的架构,因此与 Altera 的 MAX 7000 或 MAX 3000 器件家族引脚不兼容。

每个 MAX II CPLD 家族成员都进行了优化,以在采用给定封装的最低密度器件中实现可能最高的 I/O 引脚数量。由于 LE 数量较高,因此高密度成员需要更多电源和接地引脚才能正常工作。因此,对于任何给定封装,当使用密度较高的器件时,可用用户 I/O 引脚数量必定会减少。

从供电电压符合最低 VCC 之时算起,最小的 MAX II 器件 (EPM240) 可在不到 200 微秒内加电。EPM570 和 EPM2210 器件可在不到 300 微秒内加电。从供电电压符合最低 VCC 之时算起,最大的 MAX II 器件 (EPM2210) 可在不到 450 微秒内加电。

用户闪存允许您将离散串行或并行非易失存储集成到 MAX II CPLD 上。用户不可访问的配置闪存在内部采用,以存储随后会加载到可编程逻辑中的已编程设计信息。

可以。MAX II CPLD 通过使用 .pof、JamTM STAPL、.svf 或 IEEE 1532 文件的 JTAG 端口支持在系统内可编程性。

不提供。MAX II CPLD 中不提供 PLL。PLL 所需的芯片大小、功耗要求和时钟引脚会将器件的成本提高到高于所需的水平。

MAX II CPLD 支持各种单端 I/O 标准,包括 LVTTL、LVCMOS 和 PCI。对于某些 I/O 标准,MAX II CPLD 还支持可编程斜率和驱动强度控制。

支持。VCCIO 和 VCCINT 电源引脚可按任何顺序加电。此外,可在加电(和断电)之前及期间将信号驱动到 MAX II 器件而不会损坏器件,这是因为器件 I/O 引脚在这些操作过程中不会提供或断开超过 300 µA 的直流电流。

MAX II CPLD 最多可以有四个 I/O 组,它们以 3.3 V、2.5 V、1.8 V 和 1.5 V 逻辑电平与其它器件无缝连接。

两个较大的 MAX II CPLD 在与外部串联电阻器和片上 PCI 钳位二极管搭配使用时,具有 5.0 V 容错功能。两个较小的器件没有 5.0 V 容错功能。

两个最大的 MAX II CPLD 支持 66 MHz、32 位 PCI。

所有 MAX II CPLD 都受 Quartus II 网络版软件版本 4.0 或更高版本(可免费下载)支持。Quartus II 设计软件版本 4.0 或更高版本的完整版本(可通过 Altera 的订阅计划获得)也支持所有 MAX II 器件。MAX II CPLD 的编程文件生成也将在后续版本中支持。

不支持。MAX II CPLD 在 Quartus II 设计软件版本 4.0 或更高版本中受支持。

业界领先的 EDA 供应商 Mentor Graphics® (Precision 2003C) 和 Synplicity (Synplify 7.5.1) 提供的综合和仿真工具支持 MAX II CPLD 家族,以确保实现最高质量的设计。

Altera 提供面向 MAX II CPLD 的 PCI 内核。此外,还将针对选定数量的常用接口内核提供支持,包括 I2 C、SPI 和 UART。

文档和支持

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