英特尔® Stratix® 10 FPGA 特性

英特尔® Stratix® 10 FPGA 和 SoC 能够同时实现最佳性能和最高水平的系统集成。进一步了解英特尔® Stratix® 10 设备的独特功能和突破性优势,探索其如何帮助打造下一代高性能系统,以支持下列各种应用。

另请参阅:英特尔® Stratix® 10 FPGA 设计软件设计商店文档、下载社区支持

英特尔® Hyperflex™ FPGA 架构

为解决下一代系统所遇到的难题,英特尔® Stratix® 10 FPGA 和 SoC 采用了全新的英特尔 Hyperflex™ FPGA 架构,与前一代高端 FPGA 相比,时钟频率提高了 2 倍,功耗降低了高达 70%。1

英特尔® Hyperflex™ FPGA 架构在整个 FPGA 结构中引入了额外的可旁路寄存器。每一互联布线段以及所有功能模块的输入上都有这些名为超级寄存器的寄存器。超级寄存器支持采用三种关键设计方法将内核性能提高 2 倍:

  • 精细粒度超级重新定时,消除了关键路径。
  • 零延时超级管线,消除了布线延迟。
  • 灵活的超级优化,实现了最佳性能。

当您在设计中使用这些方法时,超感知设计工具会自动使用超级寄存器,以实现最大的内核时钟频率。

英特尔® Stratix® 10 设备中的英特尔® HyperFlex™ FPGA 架构

了解英特尔® Hyperflex™ FPGA 架构创新如何帮助设计人员达到其性能目标。

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了解英特尔® Hyperflex™ FPGA 架构设计软件创新如何减少设计迭代,提高设计人员工作效率,以加快产品的上市速度。

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异构 3D 系统级封装集成

英特尔® Stratix® 10 FPGA 和 SoC 采用了异构 3D 系统级封装 (SiP) 集成技术,在一个封装中集成了单片 FPGA 内核架构和 3D SiP 收发器块以及其他先进的组件。

阅读《使用英特尔 3D 系统级封装技术实现下一代平台白皮书》(PDF)›

 

灵活的可扩展解决方案

异构 3D SiP 集成支持通过灵活的可扩展路径提供多种产品变体,在单个封装内高效混合功能和/或制程节点。

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面向英特尔® Stratix® 10 设备的英特尔 EMIB 封装技术

英特尔嵌入式多芯片互连桥接 (EMIB) 专利技术支持有效的系统关键组件封装内集成,如模拟装置、内存、ASIC、CPU 等。相比其他封装内集成技术,EMIB 技术提供了更简单的制造流程。此外,EMIB 不需要使用硅通孔 (TSV) 以及特殊的中介层芯片,其解决方案的性能更好,而且不复杂,还具有优异的信号和电源完整性。EMIB 使用了嵌入在基底中的小型芯片,在芯片之间提供了超高密度互联。标准的触发芯片装配将电源和用户信号从芯片连接至封装球角。这一方法最大限度地减小了来自内核开关噪声和交叉串扰的干扰,实现了优异的信号和电源完整性。

关于如何在即将推出的英特尔® Stratix® 10 设备产品家族中实施这一技术的详细信息,请参考收发器一节。

收发器

英特尔® Stratix® 10 FPGA 和 SoC 引入了创新的异构 3D 系统级封装 (SiP) 收发器,开启了收发器技术的新时代。收发器块使用系统级封装集成技术组合了单片可编程内核架构,以满足几乎所有细分市场日益增长的系统带宽需求。收发器块大幅度增加了 FPGA 的收发器通道数量,而且没有牺牲易用性。

 特性

收发器块变体

 

L-Tile (17.4G)

PCIe* Gen3x16

H-Tile (28.3G)

PCIe* Gen3x16

E-Tile (30G/58G)

4x100GE

P-Tile (16G)
英特尔® Ultra Path Interconnect(英特尔® UPI)


PCIe* Gen4x16

英特尔® Stratix® 10 设备变体 GX,SX GX,SX,TX,MX TX,MX DX
每块最大收发器数量* 24 24 24 20
芯片至芯片最大数据速率 (NRZ/PAM4) 17.4 Gbps/- 28.3 Gbps/- 28.9 Gbps/57.8 Gbps 16 GT/s/-
背板最大数据速率 (NRZ/PAM4) 12.5 Gbps/- 28.3 Gbps/- 28.9 Gbps/57.8 Gbps 16 GT/s/-
数据速率最大时的插入损耗 最高 18 dB 最高 30 dB 最高 35 dB 参阅 PCIe* Gen4 和 UPI 规格和条件
硬核 IP

PCIe* Gen1,2 和 3,包括 x1,x4,x8 和 x16 通道支持

10G 法尔码 FEC 硬核 IP

PCIe* Gen1,2 和 3,包括 1 个,4 个,8 个和 16 个通道 

SR-IOV,

包括 4 个物理功能和

2000 个虚拟功能

10G 法尔码 FEC 硬核 IP

10/25/100 GbE MAC,支持 RS-FEC 和 KP-FEC 英特尔® Ultra Path Interconnect(英特尔® UPI)
PCIe* Gen1,2,3 和 4,包括 1 个,4 个,8 个和 16 个通道
SR-IOV,
8 个物理功能
2048 个虚拟功能
端口分叉支持 2x8 端点或 4x4 根端口
事务层 (TL) 旁路功能
通过协议配置 (CvP) 初始化
自主模式
VirtIO
可扩展 IOV
共享虚拟内存
*请参见英特尔® Stratix® 10 设备的产品表,了解设备和封装组合中可用的收发器数量。

与 CPU、ASIC 和 ASSP 互连

英特尔® Stratix® 10 DX FPGA 具有支持 UPI 和 PCIe* Gen4 接口的硬核和软核知识产权模块,针对高性能加速应用,越来越多地应用于数据中心、网络、云计算以及测试和测量市场。

通过英特尔® Ultra Path Interconnect(英特尔® UPI)将 FPGA 连接到选定的英特尔® 至强® 可扩展处理器时,可实现低延迟、高性能的相干接口,而非相干接口则可利用任何支持 PCI Express* (PCIe*) Gen4 的设备。

英特尔® Stratix® 10 FPGA 和 SoC 互联解决方案的功能详情:

  • 英特尔® Stratix® 10 设备中的硬核英特尔® UPI 知识产权模块,支持 Cache Agent 和 Home Agent 软核 IP。
  • 硬 PCI Express Gen4 x16 知识产权模块,其功能包括:端点和根端口分叉模式、支持单根 I/O 虚拟化 (SR-IOV)、虚拟 I/O 设备 (VIRTIO)、英特尔® 可扩展 I/O 虚拟化(英特尔® 可扩展 IOV)和事务层旁路模式。

外部内存接口

英特尔® Stratix® 10 设备提供了内存接口支持,包括串行和并行接口。

并行内存接口

英特尔® Stratix® 10 设备为 DDR4 SDRAM 提供了高达 2,666 Mbps 的并行内存接口支持,并支持下列多种其他协议。

  • 硬内存控制器实现了高性能和低功耗,包括以下支持:
    • DDR4。
    • DDR3 / DDR3L。
    • LPDDR3。
  • 软控制器能够灵活地支持多种内存接口标准,包括:
    • RLDRAM 3。
    • QDR II+ / QDR II + Xtreme / QDR IV。
    • 特定英特尔® 傲腾™ 数据中心级持久内存

安全设备管理器

英特尔® Stratix® 10 设备产品家族在所有密度和设备产品家族变体中引入了新的安全设备管理器 (SDM) 功能。作为整个 FPGA 的中央命令中心,安全设备管理器控制配置、设备安全、单事件干扰 (SEU) 响应、电源管理等关键操作。安全设备管理器为整个设备建立了统一的安全管理系统,包括 FPGA 架构、 SoC 中的硬核处理器系统 (HPS)、嵌入式硬核 IP 模块,以及 I/O 模块。

阅读英特尔® Stratix® 设备安全用户指南

DSP

采用英特尔® Stratix® 10 设备,数字信号处理 (DSP) 设计的 IEEE-754 单精度浮点操作能够达到每秒 10 万亿次浮点运算 (TFLOPS)。每个 DSP 模块中的强化浮点运算符能够使计算吞吐量达到前所未有的水平。最初,它在英特尔® Arria® 10 设备产品家族中推出,现在扩展到英特尔® Stratix® 10 FPGA 和 SoC,提供了高出几个数量级的吞吐量。请阅读英特尔® Stratix® 10 FPGA 和 SoC DSP 后台运行软件

英特尔® Stratix® 10 设备 DSP 模块

人工智能 Tensor 模块

借助英特尔® Stratix® 10 NX FPGA ,人工智能加速设计可在 ~1 TOPS/W 达到 143 INT8/块浮点 16(Block FP16)TOPS/TFLOPS,或在 ~2 TOPS/W 达到 286 INT4/块浮点 12(Block FP12)2。这种计算吞吐量是通过人工智能优化的计算模块(名为人工智能 Tensor 模块)实现的。AI Tensor Block 的架构包含三个点积单元,每个单元有十个乘法器和十个累加器,每个块总共 30 个乘法器和 30 个累加器。人工智能 Tensor 模块的架构针对人工智能计算中使用的通用矩阵-矩阵乘法或矢量-矩阵乘法进行了调整,其功能旨在实现小型以及大型矩阵的高效工作。

英特尔® Stratix® 10 NX FPGA 人工智能 Tensor 模块

AI Tensor Block 乘法器具有 INT8 和 INT4 的基本精确度,并通过共享指数支持硬件支持块浮点 16(Block FP16)和块浮点 12(Block FP12)的数字格式。所有的加法或累计都可以通过 IN32 或 IEE754 单精度浮点 (FP32) 完成,并且可以将多个 AI Tensor Block 串联起来,从而支持更大的矩阵。

减小 SEU

单事件干扰 (SEU) 比较少见,它是由辐射效应导致的内部内存元件状态的意外变化。状态的变化会导致软错误,对设备不会有永久损害。

得益于英特尔的 14 纳米三栅极工艺实现的高 SEU 抗扰性,英特尔® Stratix® 10 设备具有低翻转率。而且,英特尔为确定设计中是否出现干扰而提供了精细粒度功能,因此,您设计的系统能够有很好的响应。

英特尔® Stratix® 10 FPGA 和 SoC 确保高可靠性,并提供减少 SEU 的功能。

  • 高级 SEU 探测 (ASD)。
    • 敏感度处理。
    • 分层标记。
  • 故障注入。
    • 用于改进您的设计,发挥设计的特性。

硬核处理器系统

得益于英特尔在 SoC 领域的领先地位,英特尔® Stratix® 10 SoC 的下一代硬核处理器系统 (HPS) 提供了业界领先的性能和能效最高的 SoC。高效的 4 核 ARM* Cortex*-A53 处理器集群是 HPS 的核心。该处理器针对超高的每瓦性能而优化,相比前代 SoC FPGA,它的功耗降低了高达 50%。此外,HPS 含有系统内存管理单元、高速缓存一致性单元、硬核内存控制器,以及特性丰富的嵌入式外设。

英特尔® Stratix® 10 SoC 开发工具

采用 ARM* Development Studio* 5 (DS- 5*) 的英特尔® SoC FPGA 嵌入式开发套件 (SoC EDS) 支持英特尔® Stratix® 10 SoC,提供异构调试、分析和整体芯片可视化。SoC EDS 统一了来自 CPU 和 FPGA 域的所有软件调试信息,在标准 DS-5 用户界面中以有组织的方式呈现这些信息。该工具套件为用户提供了前所未有的调试可见性和控制水平,从而极大地提高了工作效率。

更多信息敬请访问英特尔® Stratix® 10 SoC 页面。

产品和性能信息

1

测试考评特定系统上具体测试中的组件性能。硬件、软件或配置的任何不同都可能影响实际性能。考虑购买时,请查阅其他信息来源以评估性能。有关性能和基准测试结果的更完整信息,请访问 www.intel.cn/content/www/cn/zh/benchmarks/benchmark.html

2

根据英特尔内部估算。
测试考评特定系统上具体测试中的组件性能。硬件、软件或配置的任何不同都可能影响实际性能。当您考虑购买时,请参考其他信息资源以评估产品性能。有关性能和基准测试结果的更完整信息,请访问 www.intel.cn/benchmarks
英特尔® 技术可能需要支持的硬件、软件或服务激活。
没有任何产品或组件能够做到绝对安全。
结果已被估计或模拟。您的成本和结果可能会有所不同。
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