MAX® V CPLD

MAX® V CPLD 采用独特的非易失性架构，提供低功耗片上功能，适用于英特尔以边缘为中心的应用。

另请参阅：FPGA 设计软件、设计商店、下载、社区和支持

MAX® V CPLD

功能与客户优势

成本优化

采用成熟且生命周期长的低成本 0.18 µm 制造工艺及最新的低成本封装技术制造。

低功耗

相比密度相当的竞争 CPLD，总功耗降低高达 50%，产生的热量更小且节省电池电量。

内部振荡器

取代外部离散时序设备，可用作简单时钟源，从而节省了 BOM 成本。

快速开机和复位

快速开机和复位（500 µs 或更短），最适用于 PCB 上其他设备的功耗管理、上电排序和监控。

实时在系统可编程能力 (ISP)

让您可在 CPLD 工作的同时更新第二个配置映像。

I/O 吞吐量

I/O 符合热插槽要求，并且支持 LVTTL、LVCMOS、PCITM 和 LVDS 输出接口标准，以及其它总线友好选项（例如按引脚的输出启用、Schmitt 触发器和转换速率控制等）。

绿色封装

全部提供封装，但仅限符合有害物质限制使用指令 (RoHS) 的变体，从而满足 JEDEC 文档 JED 709（草案）的“低卤素”要求。含铅变体提供特定封装。

并行闪存加载程序

片上 JTAG 模块可配置不符合 JTAG 的外部设备，例如使用并行闪存加载程序 IP 宏功能的离散闪存设备。

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架构

借助成功的 MAX® II 体系结构，MAX® V 设备将瞬时接通、非易失性 CPLD 特征与通常 FPGA、片内存储器和内部振荡器中才有的先进特性相结合。

低成本设计

MAX® V CPLD 采用低成本制造工艺及多项流行的低成本封装制造。缓冲器受限的交错式 I/O 缓冲器排列支持小芯片且低成本每 I/O 引脚。

MAX® V 架构

具有开创意义的 MAX® V CPLD 体系结构（图 1）包括一系列逻辑元件（按逻辑阵列模块 (LAB) 分组的 LE）、内存资源（非易失性闪存和 LE RAM）、全局信号（时钟或控制信号）以及大量用户 I/O。MultiTrack 互联旨在使用从输入到逻辑再到输出的最高效直接连接，从而最大程度提升性能和最大程度降低功耗。有关 MAX® V 架构的更多详细信息，请参阅 MAX® V 设备家族数据表 (PDF)。

与 Quartus Prime 软件保持协调的设计

为了简化设计优化流程，MAX® V CPLD 体系结构和 Quartus® Prime 软件拟合算法进行了协调改进，可在锁定引脚的情况下优化 tPD、tCO、tSU 和 fMAX 性能。随着设计功能变化，Quartus Prime 软件可使用锁定引脚分配和按钮编译流程来增强满足或超越性能要求的能力。免费 Quartus® Prime Lite Edition 软件支持所有 MAX® V CPLD。

I/O 电压灵活性

MAX® V CPLD 体系结构支持多电压 I/O 功能，允许不同的 I/O 域使用不同的 I/O 电压工作，从而无缝连接到其它设备。设备内核由单个 1.8 V 外部电源 (VCCINT) 供电，从而为 CPLD 功能提供低动态备用电源。

密度较小的产品具有两个 I/O 域，而密度较大的产品具有四个 I/O 域。每个域都可使用独立 VCCIO 参考电压供电。

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