R-Tile PCIe* 硬 IP
R-tile 是 FPGA 配套的 Tile，在端点 (EP)、根端口 (RP) 和事务层 (TL) 旁路模式下最高支持 PCIe 5.0 x16 的配置。本地支持 PCIe 3.0、4.0 和 5.0 配置。R-tile 还通过 SerDes 架构模式中面向 PCIe (PIPE) 5.1.1 的 PHY 接口最多可支持 16 个 SerDes 通道。
R-Tile PCIe* 硬 IP
Agilex™ 7 FPGA I 系列和 M 系列器件中的配套 Tile
- 作为硬 IP (HIP) 在 R-Tile 上提供
- 完整协议堆栈作为硬 IP 实施，并具有绕过事务层功能
- 完整的 PCIe 5.0 x16 性能和符合 PCI-SIG 验证的 IP 内核
- 为 PCI Express 融合硬 IP 和软 IP，提供最大的灵活性、性能和生产力
标准和规范合规性
- PCIe 5.0 基本规格修订版 5.0, 1.0
- PIPE Serdes（SerDes 模式）规范5.1
- 在 4 月 22 日的研讨会上，R-tile PCIe 硬 IP 已通过了 PCI-SIG 合规性测试。请参阅 PCI-SIG 集成商列表
特性
- 包括完整的协议堆栈，包括作为硬 IP 实现的事务处理、数据链路和物理层
- PIPE 模式支持
- 本地支持 PCIe 5.0/4.0/3.0 配置，通过链路下行训练支持 2.0/1.0 配置
- 支持根端口和端点模式
- 支持 TL 旁路模式，以启用上游端口或下游端口功能，便于使用基于结构的 PCIe 交换机 IP
- 采用较低宽度 x4、x8 配置的各种多链路 EP、RP 模式
- 多个分支选项
- 单虚拟通道支持
- 最高支持 512 字节的最大有效负载大小 (MPS)
- 最高支持 4096 字节 (4 KB) 的最大读取请求大小 (MRRS)
- 支持各种时钟模式：通用参考时钟 (refclk)、独立参考时钟 (refclk)，带和不带扩频（SRIS、SRNS）
- 高级错误报告
- 精确时间管理 (PTM)
- 支持 D0 和 D3 PCIe 电源状态
- 支持自主硬 IP 模式，允许 PCIe 硬 IP 在完成 FPGA 配置和进入用户模式之前与主机进行通信
- 通过 PCIe 链路进行 FPGA 内核配置（CVP 初始化和 CVP 更新）以及部分重构 (PR)
多功能和虚拟化功能
- SR-IOV 支持（每个端点 8 个 PF，2K VF）
- 通过配置拦截接口支持 VirtIO
- 可扩展 IO 和共享虚拟内存 (SVM) 支持
- 访问控制服务 (ACS)
- 备用路由 ID 解释 (ARI)
- 功能层复位 (FLR)
- 支持 TLP 处理提示 (TPH)
- 地址转换服务 (ATS)
- 进程地址空间 ID (PasID)
用户界面功能
- Avalon® Streaming 接口 (Avalon-ST)
- 用户数据包接口，具有单独的标头、数据和前缀
- 四分段用户数据包接口，能够在任何特定周期内至多可处理四个 TLP（仅 x16 内核）
- 扩展标记支持
- 10 位标记支持（在任何给定的时间内，所有功能合计最多有 768 个未处理的标记 (x16)/512 个未处理的标记 (x4/x8)）
IP 调试功能
- 调试工具套件功能：
- 协议和链路状态信息
- 基本和高级调试功能，包括 PMA 寄存器访问和眼睛查看功能
驱动程序支持
- Linux 设备驱动程序
主板和套件
Altera – Agilex™ 7 FPGA I 系列开发套件
Altera – Agilex™ 7 FPGA M 系列开发套件 – HBM2e 版