英特尔® Quartus® Prime 软件

直观的高性能设计环境。

英特尔® Quartus® Prime 专业版软件快速入门

英特尔® Quartus® Prime 专业版用户指南：入门指南

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英特尔® Quartus® Prime 软件

英特尔® Agilex™ 器件支持

英特尔® Quartus® Prime 专业版软件 v22.2 支持英特尔® Agilex™ 设备家族。英特尔® Agilex™ FPGA 设备利用异构 3D 系统级封装 (SiP) 技术集成了英特尔的首款基于 10 纳米 SuperFin 工艺技术构建的 FPGA 结构。利用该先进的工艺技术和第 2 代英特尔® Hyperflex™ FPGA 架构，1与竞争对手的 7 纳米 FPGA 产品组合相比，这些 FPGA 每瓦提供 2 倍的结构性能。1对于需要嵌入式处理器的应用程序，英特尔® Agilex™ SoC FPGA 可提供集成的四核 Arm* Cortex-A53 处理器。

Nios® V 处理器

  • 添加了对 Nios® V 处理器知识产权 (IP) 的重置请求界面的支持。
  • 在 Nios® V/m 处理器英特尔 FPGA IP 内核参数编辑器中新增了设计示例：
  • uC/TCP-IP IPerf 示例设计
  • uC/TCP-IP 简洁插槽服务器示例设计
  • 如欲了解更多信息，请参阅

Nios® V 处理器版本说明 ›

Nios® V 处理器参考手册 ›

面向英特尔 FPGA 的 RiscFree* IDE

  • 全新的集成开发环境 (IDE)，用于 Nios® V 处理器上的软件开发和调试。
  • 从 Quartus Prime 专业版软件 v22.2 开始均包含。
  • 可供嵌入式软件开发人员免费单独下载。
  • 完整工具链，包括 Ashling* 面向英特尔 FPGA 的 RiscFree* IDE、编辑器、调试器和跟踪。
  • 基于 Eclipse 的 IDE，附带完整的源和项目创建、编辑、构建和调试支持。
  • 以及更多功能。
  • 如欲了解更多信息，请访问：

面向英特尔® FPGA 的 RiscFree* 集成开发环境 (IDE) 用户指南 ›

RTL Analyzer 和 Design Netlist Infrastructure (Beta)

Design Netlist Infrastructure

Design Netlist Infrastructure (DNI) 项目提供了英特尔 Quartus Prime 专业版软件和一个统一标准的数据库，其中包含一个易于理解和使用的数据模型、一个与数据库层明确分离的应用接口，还有一个针对此数据库的统一且全面的脚本接口。在 Design Netlist Infrastructure 上搭建的第一款应用程序是 RTL Analyzer。

DNI 合成流程

  • 将分析和阐述与合成进行分离
  • 用户可以并排查看不同的设计阶段
  • 模块化流程步骤
  • 对设计数据的 Tcl 访问

RTL Analyzer

  • 所见即所得网络列表查看器
  • 更快地加载设计
  • 优化命中率
  • 优化的可视化逻辑
  • 能够处理超 1000 万条记录
  • 快速过滤，以专注于横向层次结构
  • 不同设计视图间的一致交叉探测
  • 用户可以利用 Connectivity Tracer 探索设计中的逻辑连接

设计助手/ Snapshot Viewer

设计助手和 Snapshot Viewer 是为新手和高级用户设计的生产力工具。这些工具通过减少所需的设计迭代次数，帮助更快地进行设计收敛，并可在编译流程的每个阶段通过有针对性的合理性检查和指导加快每次迭代的速度。观看视频，了解有关设计助手和 Snapshot Viewer 的更多信息。

在英特尔® Quartus® Prime Pro 专业版软件 v22.2 中，我们继续新增了多条规则，并优化了多条当前规则，从而更有助于加快时序收敛。

  • 内存初始化 DRC
  • F-Tile 和动态重构 DRC
  • 全新 DRC linting 规则，帮助避免 RAM 损坏

此外，还对静态时序分析引擎进行了性能改进。许多设计助手规则都支持对时序报告进行交叉探测，从而使路径调查过程变得更加容易。

Design Assistant 简介

英特尔® Quartus® Prime Pro Edition 软件中的全新 Design Assistant 工具概览。

使用 Design Assistant 实现时序收敛

Design Assistant 时序收敛规则可帮助您发现时序违规，更快达成收敛。

更充分地利用 Design Assistant

了解如何过滤和定制 Design Assistant 规则来满足您的需求。

显示更多 收起

新的报告

英特尔® Quartus® Prime Pro Edition 软件持续扩展其丰富的编译报告集。v22.2 软件版本中添加了以下新报告：

  • 全局布线拥塞可视化
  • 意外时钟交叉
  • 面向 F-Tile 的支持逻辑生成报告

除了全新和经过改进的报告之外，其中的许多报告还支持报告之间的交叉探测。不断增加的报告类别使您能够收集有关路由、拥塞、时序、张力、跨度、路由能力以及许多其他指标的详细信息，从而为快速进行时序收敛提供及时反馈。

Tile Interface Planner

英特尔® Quartus® Prime Tile Interface Planner 是一项新功能，可帮助您将组件 IP 快速放置在 F-tile 的标准图标位置。Tile Interface Planner 是一款交互式布局工具，可帮助您将组件 IP 快速放置在设备的标准图标位置。

Tile Interface Planner 在分层树视图中显示您的项目组件 IP，旁边是设备 tile 段的可视化表示。然后，您可以为 tile 内的每个 IP 定位潜在的合法位置，将 IP 放置在该位置，并将放置约束应用于下游编译器阶段的项目。

Tile Interface Planner 22.2 版本提供的新功能包括

  • Tile Assignment Editor
  • 全新 GUI，用于输入单速率和多速率 IP 的动态重构意向
  • 创建动态重构组
  • 生成分配和验证
  • 全新重构组窗格
  • 每个重构组的可视化
  • 同步的选择视图
  • 查看使用不同配置文件的多速率 IP 的放置
  • DR 组成员 IP 的放置可视化
  • 交互式放置
  • 支持相对限制的多速率 IP
  • 用户定义的 DR 组

使用 Tile Interface Planner

Tile Interface Planner 允许您将 F-Tile Intel IP 实际放置在该工具验证的位置。

F-Tile 通道布局工具

F-Tile 通道布局工具允许您快速规划协议布局和实施 F-Tile 设计。

F-Tile 设计流程

显示 F-Tile 的设计流程，包括生成示例设计、创建仿真模型和仿真示例设计。

显示更多 收起

更多特性

全新 IP

  • 将分析和阐述与合成进行分离
  • Platform Designer AXI 超时桥接
  • AXI 流水线桥接 IP 的 AXI4-Lite 支持
  • GDR 多速率 IP
  • 以太网
  • CPRI
  • 直接 PHY

内存支持的增强功能

  • RAM 时钟推理有助于减少使用功耗
  • 增强了 RAM 初始化功能
  • 核心内存（LUTRAM、M20K）初始化
  • 随机选择初始化值
  • 提供不同的种子和随机模式
  • 按实例进行的目标初始化

嵌入式软件

  • Wind River Linux 长期支持，包括源代码和二进制分发包，现在可用于英特尔 Agilex 和 Stratix 10 SoC FPGA。

合作伙伴

Questa*-英特尔® FPGA 版软件

Mentor Graphics（Siemens EDA 旗下公司）的 Questa*-英特尔® FPGA 版软件已上线！Questa*-英特尔® FPGA 版是 Questa 验证解决方案的核心仿真和调试引擎，其提供了最新的 FPGA 仿真技术。Questa-英特尔 FPGA 版与 ModelSim*-英特尔® FPGA 版相比，Verilog 的速度提高 2.5 倍，VHDL 的速度提高 1.25 倍。它是一个完整的 64 位版本，同时支持 Windows 10 和 Linux。

文档和支持

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产品和性能信息

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性能因用途、配置和其他因素而异。有关更多信息，请访问 www.Intel.com/PerformanceIndex​。

性能结果基于截至配置中所示日期的测试，可能无法反映所有公开发布的更新。有关配置详细信息，请参见备用材料。没有任何产品或组件能够做到绝对安全。

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