Cyclone® V FPGA 功能

Cyclone® V FPGA 实现了业界最低的系统成本和功耗,其性能水平满足了您突出大批量应用优势的需求。 

另请参阅:Cyclone® V FPGA 设计软件设计商店文档、下载、社区支持

家族架构

Cyclone® V 架构

Cyclone® V FPGA 延续了英特尔® Cyclone® 设备家族的传统 — 前所未有地组合了低功耗、高性能和低成本。Cyclone® V FPGA 现在可选择将一个硬核处理器系统 (HPS)(由处理器、外设和内存控制器组成)通过高带宽互连主干与 FPGA 结构集成。HPS 与英特尔 28 纳米低功耗 FPGA 结构相结合,提供了应用类 ARM* 处理器的性能与生态系统,并且具备了 Cyclone® V FPGA 的灵活性、低成本和低功耗。

Cyclone® V FPGA 内核架构包括以下部分:

  • 以自适应逻辑模块 (ALM) 的形式纵向排列的多达 30 万个等效逻辑单元 (LE)。
  • 以 10 Kb (M10K) 模块排列的多达 12 Mb 嵌入式内存。
  • 多达 1.7 Mb 的分布式内存逻辑阵列模块 (MLAB)。
  • 342 个精度可调数字信号处理 (DSP) 模块,可实现 684 个 18x18 嵌入式乘法器
  • 八个分段式时钟合成锁相环 (PLL)。

所有这些逻辑资源都通过非常灵活的时钟网络以及英特尔高性能 MultiTrack 布线架构来进行链接,其时钟网络包括 30 多个全局时钟网络。

灵活的接口支持

Cyclone® V FPGA 通过在管芯左侧提供多达 12 个 5-Gbps 收发器,提供灵活的接口支持。逻辑和布线核心结构的周围是 I/O 元件和 PLL。Cyclone® V 设备拥有 2 到 8 个 PLL。I/O 单元支持 840-Mhz LVDS 和 800 Mbps 的外部内存带宽。这些 I/O 元件支持包括 16-mA 驱动能力 3.3 V LVTTL 在内的所有主流差分和单端 I/O 标准。

丰富的硬核 IP

Cyclone® V FPGA 包含硬核知识产权 (IP) 模块,如基于 ARM* 的 HPS,以及多达 2 个 PCI Express* (PCIe*) 硬核 IP 模块和多达 2 个硬化多端口内存控制器。硬化 PCIe 模块支持宽度多达 4 通道的 Gen1 和 Gen2 应用,现在具有多功能支持。多功能支持允许多达 8 个外设与单个内存映射和控制台与状态寄存器 (CSR) 共用单个 PCIe 链路,从而简化软件驱动程序开发。硬化多端口内存控制器可在多达 6 个不同主端口之间进行仲裁,并可提供命令和数据重新排序功能最大限度提升 DRAM 链路的效率。

设计安全

为保护您宝贵的 IP 投资,Cyclone® V FPGA 还在 FPGA 中提供最全面的设计保护功能,包括 256 位高级加密标准 (AES) 比特流加密、JTAG 端口保护、内部振荡器、归零 (主动清除) 和循环冗余校验 (CRC) 功能。

 

多端口内存控制器

多端口内存控制器硬核知识产权 (IP) 模块进一步发挥了效能和产品及时面市优势。支持命令和数据重新排序等高级功能大幅度提高了 DRAM 接口的效率。多端口内存控制器支持六种功能共享一个内存,简化了时序逼近,减少了 I/O 数量,从而节省了 PCB 空间,提高了总线效率。结果,您节省了时间,降低了系统成本和功耗。

多端口内存控制器 IP 支持以下特性:

  • 在编译期间或者在 FPGA 工作期间设置用户可配置时序参数。
  • 每个芯片选择支持高达 4 Gb 的存储设备。
  • 两种芯片选择。
  • 8、16、24、32 和 40 位可配置内存宽度。
  • 16 位和 32 位数据宽度硬核纠错编码 (ECC) 支持。
  • 灵活的架构接口端口配置,支持多达 6 个命令端口和 256 位数据。
  • 两个控制器绑定,建立虚拟 x64 内存,用于带宽更高的应用。
  • 降低了 DRAM 功耗,包括自动刷新和深度关断等。

多端口内存控制器由两个主要模块组成,如多端口内存控制器架构图所示:

  • 多端口前端——处理多达 6 个主端口之间的内存读写仲裁。
  • PHY—内存控制器和内存设备之间的接口。完成外部内存的实际读写操作

多端口前端提供下列仲裁和重新排序特性:

  • 命令和数据的重新排序,以提高总线效率。
  • DRAM 命令的无序执行。
  • 冲突检测和结果按序返回。
  • 可动态配置的优先级支持,提供绝对和相对优先级调度。

多端口内存控制器的 PHY 接口为数据排序和时序控制提供校准功能,例如:

  • 硬化输入寄存器通路中的读 FIFO 缓冲。
  • I/O 单元中的专用 DDR 寄存器。
  • 分辨率为 25 ps 的动态去偏移延时,以优化采样窗口。
  • 偏移调整电路,以支持在读写通路上实现从 FPGA 逻辑到内存设备的全通路校准。
  • 片上终端校准,以限制终端阻抗变化。
  • 片上动态终端可在串行与并行终端之间交换,从而实现最佳的信号完整性。
  • DLL 延时链,用于温度补偿 DQS 相移。

Cyclone® V FPGA 中的多端口内存控制器硬核 IP 支持 DDR3 SDRAM、DDR2 SDRAM 和 LPDDR2 (仅支持单列) 。Cyclone® V FPGA 还支持上述内存接口的软核内存控制器。

功率

Cyclone® V 与上一代 FPGA 的功耗比较。

芯片和架构优化

英特尔采取了很多措施来降低 Cyclone® V FPGA 的功耗,包括使用 28 纳米 LP 工艺技术、降低内核电压、精选的低 VT 和高 VT 晶体管来降低静态功耗、低栅极电容、功耗优化收发器架构,以及大量的硬核知识产权 (IP) 等。例如,新的多端口内存控制器硬核 IP 模块和 PCI Express* 硬核 IP 模块比软核逻辑实现的功耗分别降低了 10% 和 20% 。这些模块和收发器模块在不使用时可以关断,从而提供了进一步降低设计总功耗的新机制。

精确的功耗估算和分析

英特尔提供业界最精确和最全面的功耗管理设计工具,简化了从设计构思到实施过程中的功耗估算和分析。英特尔提供以下功耗估算和分析资源:

整个设计过程中,在设计构思阶段,您可以使用早期功耗估算器 (EPE),在设计实施阶段,使用功耗分析器。EPE 是基于表单的分析工具,根据设备和封装选项、工作条件以及设备占用情况进行早期功耗分析。EPE 中的功耗模型与硬件相关,保证了能够对设计功耗进行精确估算。

功耗分析器是更详细的功耗分析工具,它使用实际的设计布局布线、逻辑配置和仿真波形,非常精确地估算动态功耗。功耗分析器使用正确的设计信息,精度总体上能够达到 10% 。 英特尔® Quartus® Prime 软件功耗模型与芯片测量结果相关,这些测量结果建立在每电路 5,000 多个测试配置的基础上。

在整个设计过程中,功耗管理资源中心提供关于功耗、散热管理和电源管理的信息。

英特尔® Quartus® Prime 软件优化

详细的设计实施能够提高性能,减小尺寸,降低功耗。以前,通过布局布线设计流程,寄存器传送级 (RTL) 自动在性能和面积上达到均衡。英特尔在设计流程中集成功耗优化功能方面一直处于领先地位。英特尔® Quartus® Prime 软件优化工具自动使用 Cyclone® V 架构功能来进一步降低功耗,使得总功耗降低高达 10% 。

英特尔® Quartus® Prime 软件优化具有许多自动功耗优化功能,它们对于您来说是透明的,但是可以通过优化利用 FPGA 架构的细节,最大限度地降低功耗,包括:

  • 转化主要的功能模块。
  • 映射用户 RAM,以降低其功耗。
  • 重新规划逻辑,以降低动态功耗。
  • 正确选择逻辑输入,以最大限度地降低高频触发网络的电容。
  • 降低核心逻辑的面积和连线要求,以最大限度地降低布线的动态功耗。
  • 修改布局以降低时钟功耗。

Cyclone® V SoC 硬核处理器系统

高带宽 HPS 至 FPGA 互联干线链接

虽然 HPS 和 FPGA 可以独立运行,但它们通过由高性能 ARM* AMBA AXI 总线网桥构建的高带宽系统互连紧密耦合。FPGA 结构中的 IP 总线主机能够通过 FPGA 至 HPS 互联访问 HPS 总线从机。相似的,HPS 总线主机能够通过 HPS 至 FPGA 桥接访问 FPGA 架构中的总线从机。所有桥接兼容 AMBA AXI-3,支持同时读写操作。最多六台 FPGA 主机可与处理器共享 HPS SDRAM 控制器。此外,在程序的控制下,通过专用 32 位配置端口,处理器可以用于配置 FPGA 架构。

  • HPS 至 FPGA:可配置 32 位、64 位或者 128 位 AMBA AXI 接口。
  • FPGA 至 HPS:可配置 32 位、64 位或者 128 位 AMBA AXI 接口。
  • FPGA 至 HPS SDRAM 控制器:6 个主端口(命令端口),4x 64 位读数据端口和 4x 64 位写数据端口。
  • 32 位 FPGA 配置管理器。

HPS 功能

925 MHz,双核 ARM* Cortex-A9 MPCore 处理器。每个处理器内核包括:

  • 32 KB 的 L1 指令高速缓存,32 KB的 L1 数据高速缓存。
  • 单精度和双精度浮点单元以及 NEON* 媒体引擎。
  • CoreSight* 调试和跟踪技术。
  • 512 KB 共享二级高速缓存。
  • 64 KB 暂存 RAM。
  • 多端口 SDRAM 控制器,支持 DDR2、DDR3 和 LPDDR2 以及可选的纠错码 (ECC) 支持。
  • 8 通道直接内存访问 (DMA) 控制器。
  • QSPI 闪存控制器。
  • NAND 闪存控制器,附带 DMA。
  • SD/SDIO/MMC 控制器,附带 DMA。
  • 2x 10/100/1000 以太网介质访问控制器 (MAC),附带 DMA。
  • 2x USB On-The-Go (OTG) 控制器,附带 DMA。
  • 4 个 I2C 控制器。
  • 2 个 UART。
  • 2 个串行外设接口 (SPI) 主外设,2 个 SPI 从外设。
  • 多达 134 个通用 I/O (GPIO)。
  • 7 个通用计时器。
  • 4 个看门狗计时器。

Cyclone® V GX FPGA:收发器概述

低成本收发器的开发各有不同。借助英特尔® Cyclone® V FPGA 系列的灵活性,您可以全面利用所有收发器资源,在体积更小、成本更低的设备中实现设计。Cyclone® V FPGA 为实施独立协议和实施具有硬化构建模块的专有协议提供了最出色的灵活性,同时将成本降到最低。

英特尔® Cyclone® V FPGA 产品家族可提供市场上最低的成本和功耗,进一步拓展了 Cyclone® FPGA 系列。包含有效收发器 I/O 的 FPGA 设计的发运进一步彰显了英特尔在收发器领域的领导地位。观看以下视频,以了解 Cyclone® V FPGA 的实际性能。

Cyclone® V FPGA 系列提供了两个版本来满足您的设计需求,包括具有高达 3.125 G 的收发器的 Cyclone® V GX FPGA 和具有高达 6.144 G 的收发器的 Cyclone® V GT FPGA。

收发器关键特性

  • 最多 12 个收发器,支持从 600 Mbps 到 3.125 Gbps 或 6.144 Gbps 的数据速率。
  • 易于配置、灵活的收发器数据路径,可实施业界标准协议和专用协议。
  • 可编程预加重设置和可调差分输出电压 (VOD) 提高了信号完整性 (SI)。
  • 用户可控的接收器均衡功能,补偿物理介质频率相关损耗。
  • 收发器动态重新配置,不需要对 FPGA 重新编程,在同一通道上支持多种协议和数据速率。
  • 支持各种协议特性,如 PCI Express* (PCIe*)、通用公共无线电接口 (CPRI)、DisplayPort、V-by-One 和 SATA 配置中的扩频时钟。
  • 兼容 PCIe*、XAUI 和 Gbps 以太网 (GbE) 物理接口的专用电路。
  • PIPE 接口直接连接嵌入式 PCIe* Gen1 (2.5 Gbps) 和 Gen2 (5 Gbps) 硬核知识产权 (IP),以支持 PCI-SIG* 兼容的 x1、x2 或者 x4 端点或根端口应用。
  • 内置字节排序使帧或者数据包总是起始于已知的字节通道。
  • 8B/10B 编码器和解码器进行 8 位至10 位编码和 10 位至 8 位解码。
  • 发射器和接收器锁相环 (PLL) 电荷泵管芯电源稳压器以及压控振荡器 (VCO) 实现了优异的噪声抑制功能。
  • 片上电源去耦合功能满足了高频时的瞬变电流要求,从而不需要板载去耦合电容。
  • PCI-SIG* 兼容 PCIe* 硬核 IP 模块中的串行环回、并行环回、反向串行环回以及环回主机和从机功能等诊断特性。

PCS 模块图示展示了 Cyclone® V FPGA 收发器,包括物理介质接入层 (PMA) 物理编码子层 (PCS)。根据用户需要,可以旁路 PCS 中的模块。

图 1 Cyclone® V FPGA 收发器、PMA 和 PCS 模块示意图