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4.1. 生成动态重配置设计和配置文件(Configuration Profile)
4.2. 动态重配置QSF设置
4.3. 动态重配置规则
4.4. 硬件状态和配置文件(Configuration Profile)
4.5. 基于 Nios II® 的动态重配置流程
4.6. 使用Tile Assignment Editor
4.7. 可视化动态重新配置组布局
4.8. 分配IP_COLOCATE层次结构
4.9. 示例：使用Multirate IP的动态重配置流程
4.10. 示例：动态重配置编程排序
4.11. 确定配置文件编号(Determining Profile Numbers)
6.1. 动态重配置新触发器
6.2. 动态重配置Next Profile 0
6.3. 动态重配置Next Profile 1
6.4. 动态重配置Next Profile 2
6.5. 动态重配置Next Profile 3
6.6. 动态重配置Next Profile 4
6.7. 动态重配置Next Profile 5
6.8. 动态重配置Next Profile 6
6.9. 动态重配置Next Profile 7
6.10. 动态重配置Next Profile 8
6.11. 动态重配置Next Profile 9
6.12. 动态重配置Next Profile 10
6.13. 动态重配置Next Profile 11
6.14. 动态重配置Next Profile 12
6.15. 动态重配置Next Profile 13
6.16. 动态重配置Next Profile 14
6.17. 动态重配置Next Profile 15
6.18. 动态重配置Next Profile 16
6.19. 动态重配置Next Profile 17
6.20. 动态重配置Next Profile 18
6.21. 动态重配置Next Profile 19
6.22. 动态重配置Avalon MM Timeout
6.23. 动态重配置TX通道重配置
6.24. 动态重配置RX通道重配置
6.25. 在复位确认(Reset Acknowledgment)中通道重配置TX通道
6.26. 退出复位状态的通道重配置TX通道
6.27. 动态重配置TX通道复位控制初始化状态
6.28. 动态重配置TX通道源警报(TX Channel Source Alarm)
6.29. 复位确认(Reset Acknowledgment)中的动态重配置RX通道
6.30. 退出复位状态的动态重配置RX通道
6.31. 动态重配置RX通道复位控制初始化状态
6.32. 动态重配置RX通道源警报(RX Channel Source Alarm)
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1. 关于F-Tile动态重配置套件Intel FPGA IP Core
| 所作的更新针对于: |
|---|
| Intel® Quartus® Prime设计套件 22.2 |
| IP版本 6.0.0 |
| 本翻译版本仅供参考，如果本翻译版本与其英文版本存在差异，则以英文版本为准。某些翻译版本尚未更新对应到最新的英文版本，请参考英文版本以获取最新信息。 |
F-Tile Intel FPGA IP动态重配置套件是支持可以动态重配置收发器通道一个子集的套件，使收发器通道在不同的模式下运行，例如数据速率，而不会影响相邻的活动通道。
根据不同的协议和硬件实现，动态重配置(DR)可以重配置媒体访问控制(MAC)，前向纠错(FEC)和物理编码子层(PCS)模块以及嵌入式多芯片互连桥接(EMIB)。其他的动态重配置特性包括：
- 设置所需的参考时钟。在一个所选的动态重配置组中的所有配置文件(profile)中，系统时钟必须保持不变。
- 为每个MAC，FEC，PCS和收发器模块选择相应的时钟输入。
- 设置多路复用器，为MAC/PCS/PMA/FEC-direct模式选择相应的控制和数据路径。
FPGA IP产品支持以下动态重配置流程：
- 基于 Nios II® 的动态重配置：此流程包括协议之间的切换(例如Ethernet到CPRI协议)以及协议内链路特征变化(例如CPRI数据速率变化)。一个客户端应用程序或者 Intel® Quartus® Prime Nios II® 工具可以触发动态重配置。触发时， Nios II® 执行各种功能模块的低级配置寄存器编程。
本文档描述了通过F-Tile动态重配置套件Intel FPGA IP的基于NIOS的动态重配置进行了描述。