4.4. 第四步:生成Signal Tap的HDL实例
- 从IP Catalog (Tools > IP Catalog)选择并双击 Signal Tap Logic Analyzer Intel® FPGA IP 。将名称设置为stp_root_partition。
- 在IP Parameter Editor中,将Data Input Port Width更改为8,将Trigger Input Port Width更改到8。
图 32. Signal Tap Logic Analyzer(逻辑分析仪) Intel® FPGA IP Parameter Editor(参数编辑器)
- 生成IP。
- 在top.sv文件中,取消注释第45到第49行,并保存文件。
该操作实例化根分区中的HDL Signal Tap逻辑分析器。
第45至49行:// stp_root_partition stp_root_partition inst ( // .acq_clk (clock),// input, width=1, acq_clk.clk // .acq_data_in \ // ({top_LED, count[3:0]}),// input, width=4, tap.acq_data_in // .acq_trigger_in \ // ({top_LED, count[3:0]})// input, width=4, tap.acq_trigger_in // );