Intel Cyclone 10 LP器件设计指南

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ID 683861
日期 3/28/2019
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文档目录
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Intel® Cyclone® 10 LP器件设计指南
Intel® Cyclone® 10 LP器件设计指南 x
设计流程 系统规范 器件选择 早期系统和电路板规划 电路板设计的管脚连接考量 I/O与时钟规划 设计输入(Design Entry) 设计实现、分析、优化和验证 Intel® Cyclone® 10 LP器件设计指南的文档修订历史
系统规范 x
设计规范 IP选择 Platform Designer
器件选择 x
器件种类 PLL和时钟布线 逻辑，存储器和乘法器密度 I/O管脚数，LVDS通道和封装形式 速度等级 纵向器件移植
早期系统和电路板规划 x
早期功耗评估 器件配置规划 片上调试规划
器件配置规划 x
配置方案选择 配置特性 Intel® Quartus® Prime配置设置
配置方案选择 x
串行配置器件 下载电缆
Intel® Quartus® Prime配置设置 x
可选的配置管脚
片上调试规划 x
片上调试工具 调试工具的规划指南
电路板设计的管脚连接考量 x
器件上电 电源管脚连接和电源 配置管脚连接 与电路板相关的 Intel® Quartus® Prime设置 信号完整性考量 板级仿真和高级I/O时序分析
电源管脚连接和电源 x
去耦电容 PLL电路板设计指南
配置管脚连接 x
时钟走线信号完整性 JTAG管脚 MSEL配置模式管脚 其他配置管脚
JTAG管脚 x
JTAG管脚连接 下载电缆操作电压 JTAG信号缓冲
与电路板相关的 Intel® Quartus® Prime设置 x
器件范围内的输出使能管脚 未使用的管脚
信号完整性考量 x
电压参考管脚 同步切换噪声 I/O端接
I/O与时钟规划 x
实现FPGA管脚约束 早期管脚规划与I/O约束分析 I/O特性与管脚连接 时钟和PLL选择 PLL特性指南 时钟控制特性 I/O同步切换噪声
I/O特性与管脚连接 x
I/O信号类型 可选的标准和灵活的I/O Bank 复用管脚和特殊管脚连接 Intel® Cyclone® 10 LP I/O特性
PLL特性指南 x
时钟反馈模式 时钟输出
设计输入(Design Entry) x
设计建议 使用IP内核 推荐的HDL编码样式 寄存器上电电平与控制信号
设计实现、分析、优化和验证 x
选择一个综合工具 器件资源利用报告 Intel® Quartus® Prime消息 时序约束和分析 区域和时序优化 保留性能和减少编译时间 仿真 功耗分析 功耗优化
时序约束和分析 x
建议的时序优化和分析约束
功耗优化 x
器件和设计功耗优化技术 Intel® Quartus® Prime功耗优化技术
器件和设计功耗优化技术 x
时钟电源管理 存储器功耗降低 I/O功耗指南
Intel® Cyclone® 10 LP器件设计指南

功耗优化

Intel® Cyclone® 10 LP器件使用架构上的功耗降低技术来最大程度地降低功耗并提供高性能。要减少 Intel® Cyclone® 10 LP器件中的动态功耗，则可以使用各种设计和软件技术对设计进行优化。

Intel® Quartus® Prime Standard Edition软件中的功耗优化取决于准确的功耗分析结果。使用前面章节介绍的指导，确保软件针对设计的操作行为和条件，正确优化电源利用。


本章节内容
器件和设计功耗优化技术
Intel Quartus Prime功耗优化技术

二级标题