混合存储立方体控制器IP内核用户指南

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ID 683854
日期 5/02/2016
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文档目录 x
1. 关于Altera混合存储立方体控制器IP内核 2. 启用HMC控制器IP内核 3. 功能性说明 4. HMC控制器IP内核信号 5. HMC控制器IP内核寄存器映射 6. HMC控制器IP内核设计实例 A. HMC控制器IP内核用户指南档案 B. 附加信息
1. 关于Altera混合存储立方体控制器IP内核 x
1.1. HMC控制器IP内核所支持功能 1.2. HMC控制器IP内核支持的HMC传输类型 1.3. 器件系列支持 1.4. IP内核验证 1.5. 性能和资源利用 1.6. 器件速度等级支持 1.7. 发布信息
1.4. IP内核验证 x
1.4.1. 仿真 1.4.2. 硬件测试
2. 启用HMC控制器IP内核 x
2.1. IP内核许可 2.2. 指定IP内核参数和选项 2.3. HMC控制器IP内核参数 2.4. 用于Altera IP内核的生成文件 2.5. 将您的IP内核集成到设计中 2.6. 仿真Altera IP内核
2.1. IP内核许可 x
2.1.1. OpenCore Plus IP 评估
2.3. HMC控制器IP内核参数 x
2.3.1. RX映射和TX映射参数
2.5. 将您的IP内核集成到设计中 x
2.5.1. 管脚约束 2.5.2. 所需的外部块
2.5.2. 所需的外部块 x
2.5.2.1. 添加外部PLL 2.5.2.2. 添加外部I2C主模块
3. 功能性说明 x
3.1. 高级框图 3.2. 接口概述 3.3. 时钟核复位结构 3.4. 初始化和复位 3.5. M20K ECC支持 3.6. 流控制 3.7. 错误检测和管理 3.8. 测试功能
3.2. 接口概述 x
3.2.1. 应用程序接口 3.2.2. HMC接口 3.2.3. 与外部I2C主模块的接口 3.2.4. 控制和状态寄存器接口 3.2.5. 状态和调试接口 3.2.6. 接收控制接口
3.2.6. 接收控制接口 x
3.2.6.1. 外部PLL接口 3.2.6.2. 收发器重配置接口
4. HMC控制器IP内核信号 x
4.1. 应用程序接口信号 4.2. HMC接口信号 4.3. 接口中到I2C主接口的信号 4.4. 控制和状态接口信号 4.5. 状态和调试信号 4.6. 时钟和复位信号 4.7. 收发器重配置信号 4.8. 接口中到外部PLL的信息
4.1. 应用程序接口信号 x
4.1.1. 应用程序请求接口 4.1.2. 应用程序响应接口 4.1.3. HMC控制器IP内核数据路径实例
5. HMC控制器IP内核寄存器映射 x
5.1. CONTROL Register 5.2. XCVR_STATUS寄存器 5.3. LANE_STATUS寄存器 5.4. LINK_STATUS寄存器 5.5. ERROR_RESPONSE寄存器 5.6. LIMIT_OUTSTANDING_PACKET寄存器 5.7. 与中断相关的寄存器 5.8. 错误和重试统计寄存器
B. 附加信息 x
B.1. HMC控制器IP内核用户指南修订历史 8.2. 联络Altera 8.3. 书写约定
1. 关于Altera混合存储立方体控制器IP内核
2. 启用HMC控制器IP内核
3. 功能性说明
4. HMC控制器IP内核信号
5. HMC控制器IP内核寄存器映射
6. HMC控制器IP内核设计实例
A. HMC控制器IP内核用户指南档案
B. 附加信息

4.6. 时钟和复位信号

表 17.  HMC控制器IP内核时钟和复位信号

HMC控制器IP内核具有一个位于收发器外部的单时钟域。您的设计必须从相同时钟参考源获得外部TX PLL参考时钟，RX CDR参考时钟和HMC 器件REFCLKP和REFCLKN输入参考时钟信号。

时钟名称

 方向

说明

rst_n 输入 HMC控制器IP内核的有效低主复位信号。

置位后，此信号必须保持置位至少两个rx_cdr_refclk0时钟周期。

core_rst_n 输出 置位后，显示HMC控制器IP内核处于复位状态。

只在core_clk已稳定且收发器已准备发送数据后，IP内核才能置低core_rst_n信号。

rx_cdr_refclk0 输入

RX收发器CDR PLL的参考时钟。

必须使用您为CDR reference clock参数指定的频率驱动该时钟。

rx_cdr_refclk0不是用于TX PLL的参考时钟。TX PLL的参考时钟是连接到HMC控制器IP内核的外部TX PLL IP内核的输入。TX PLL的参考时钟不会直接驱动HMC控制器IP内核。

tx_bonding_clocks[95:0]（用于全角IP内核）

tx_bonding_clocks[47:0]（用于半角IP内核）

输入

各个收发器通道的时钟。每个收发器通道的输入时钟都有6个比特。

必须将该输入总线连接到外部收发器TX PLL IP内核。必须参数化外部TX PLL Ip内核以指定一个为每lane数据速率1/2的输出频率。对于10 Gbps HMC控制器IP内核lane速率，TX PLL IP内核输出频率必须为5 GHz；对于12.5 Gbps lane速率，TX PLL IP内核输出频率必须为6.25 GHz。

core_clk 输出

HMC控制器IP内核的主时钟。收发器生成core_clk。core_clk的频率为lane速率除以32。

Lane Rate core_clk频率
10 Gbps 312.5 MHz
12.5 Gbps 390.625 MHz
core_clk为HMC控制器IP内核信号（包括控制和状态接口上的信号）提供时钟。
reconfig_clk 输入

收发器重配置接口的时钟。
reconfig_reset 输入

收发器重配置的复位信号。
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