SmartVID控制器IP内核用户指南

ID 683770
日期 5/04/2015
Public

3.3. 时钟和复位

内核架构锁相环(PLL)对SmartVID控制器IP内核提供了两个时钟。
表 2.  时钟功能
时钟 说明
vid_clk 125 MHz频率的异步时钟。
jtag_core_clk 25 MHz频率的异步时钟。

SmartVID控制器IP内核在您的设计的子系统中将vid_clkjtag_core_clk域同步到所设置的外部复位。

图 3. 时钟连接

满足这些条件时,请确保置低外部复位。

  • Arria 10器件处于用户模式。
  • vid_clkjtag_core_clk各自至少触发10个时钟周期。

置位外部复位后,也要确保vid_clkjtag_core_clk各自至少触发10个时钟周期。