4. SmartVID控制器接口信号
SmartVID控制器IP内核使用接口信号与Arria 10器件中的其他子系统的连接。
信号 | 方向 | 时钟域 | 说明 |
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vid_clk | Input | — | 需要125MHz的时钟。IP内核中的大部分功能模块使用这个时钟。 |
jtag_core_clk | Input | — | 需要25MHz的时钟。IP内核中的fuse-read逻辑使用这个时钟。 |
vid_rst_b | Input | vid_clk | 一个有效低电平复位同步到vid_clk 域。您提供这个复位。 |
vid_jtag_rst_b | Input | jtag_core_clk | 一个有效低电平复位同步到jtag_core_clk 域。您提供这个复位。 |
vidctl_avmm_writedata[31:0] | Input | vid_clk | 从Avalon-MM主控制器到SmartVID控制器写入数据。 |
vidctl_avmm_read | Input | vid_clk | 表明从Avalon-MM主控制器到SmartVID控制器读传输(Read-transfer)。 |
vidctl_avmm_write | Input | vid_clk | 表明从Avalon-MM主控制器到SmartVID控制器写传输(Write-transfer)。 |
vidctl_avmm_address[2:0] | Input | vid_clk | Avalon-MM主控制器寻址到SmartVID控制器和来自SmartVID控制器(AV-MM从控制器)的数据传输。这是一个字地址。 |
vidctl_avmm_readdata[31:0] | Output | vid_clk | 从SmartVID控制器到Avalon-MM主控制器进行读数据。 |
vidctl_tdocore | Input | jtag_core_clk | 连接该信号到JTAG原子tdocore端口。
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vidctl_ntrstcore | Output | jtag_core_clk | 连接该信号到JTAG原子的ntrstcore端口。
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vidctl_tckcore | Output | jtag_core_clk | 连接该信号到JTAG原子的tckcore端口。
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vidctl_corectl_jtag | Output | jtag_core_clk | 连接该信号到JTAG 原子的corectl端口。动态FPGA内核防火墙使能。 |
vidctl_tmscore | Output | jtag_core_clk | 连接该信号到JTAG原子的tmscore端口。
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vidctl_tdicore | Output | jtag_core_clk | 连接该信号到JTAG原子的tdicore端口。
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vidctl_vid_ack | Input | vid_clk | 当vidctl_vid_code信号被采样并且发送到电压稳压器时,控制器应该发送一个脉冲至这信信号。 |
vidctl_temp | Input | vid_clk | 连接该信号到温度感应器的tempout端口。这是温度感应器输出的温度代码。 |
vidctl_eoc | Input | vid_clk | 连接该信号到温度感应器的eoc端口。这是温度感应器的转换结束信号。 |
vidctl_temp_sense_enable | Output | vid_clk | 连接该信号到温度感应器的corectl端口。这是从内核至温度感应器的内核使能信号。 |
vidctl_temp_sense_reset | Output | vid_clk | 连接该信号到温度感应器的reset端口。这是内核至温度感应器的复位信号。 |
vidctl_vid_code_avail | Output | vid_clk | 这个信号被置位时,控制器可能对vid_code 进行采样。 |
vidctl_avs_status | Output | vid_clk | 置位该信号时,AVS模式被使能。 |
vidctl_vid_code | Output | vid_clk | 这是SmartVID控制器中的6比特VID码。 |
vidctl_temp_code | Output | vid_clk | 这是SmartVID控制器中的10比特温度编码。 |
vidctl_temp_code_valid | Output | vid_clk | 该信号表明temp_code 值是否有效。 |
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