Intel® Agilex™时钟和PLL用户指南

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ID 683761
日期 12/13/2021
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1. Intel® Agilex™ 时钟和PLL概述 2. Intel® Agilex™ 时钟和PLL架构和功能特性 3. Intel® Agilex™ 时钟和PLL设计考量 4. Clock Control Intel® FPGA IP核 5. IOPLL Intel® FPGA IP核 6. Intel® FPGA IP核 7. Intel® Agilex™ 时钟和PLL用户指南存档 8. Intel® Agilex™ 时钟和PLL用户指南文档修订历史
1. Intel® Agilex™ 时钟和PLL概述 x
1.1. 时钟网络概述 1.2. PLL概述
2. Intel® Agilex™ 时钟和PLL架构和功能特性 x
2.1. 时钟网络架构和功能特性 2.2. PLL架构和功能特性
2.1. 时钟网络架构和功能特性 x
2.1.1. 时钟网络架构 2.1.2. 时钟资源 2.1.3. 时钟控制功能
2.1.1. 时钟网络架构 x
2.1.1.1. 时钟网络层次 2.1.1.2. 时钟区域（Clock Sector） 2.1.1.3. 可编程时钟布线
2.1.3. 时钟控制功能 x
2.1.3.1. 时钟门控 2.1.3.2. 时钟分频
2.1.3.1. 时钟门控 x
2.1.3.1.1. 根时钟门控 2.1.3.1.2. 区域时钟门控（Sector Clock Gate） 2.1.3.1.3. I/O PLL时钟门控 2.1.3.1.4. LAB时钟门控
2.2. PLL架构和功能特性 x
2.2.1. PLL功能特性 2.2.2. PLL使用 2.2.3. PLL位置 2.2.4. PLL架构 2.2.5. PLL控制信号 2.2.6. PLL反馈模式 2.2.7. 时钟乘法和除法 2.2.8. 可编程相移 2.2.9. 可编程占空比 2.2.10. PLL级联 2.2.11. PLL输入时钟切换 2.2.12. PLL重配置和动态相移 2.2.13. PLL校准
2.2.5. PLL控制信号 x
2.2.5.1. 复位 2.2.5.2. 锁定
2.2.6. PLL反馈模式 x
2.2.6.1. Direct补偿模式 2.2.6.2. LVDS补偿模式 2.2.6.3. 源同步补偿模式 2.2.6.4. 普通补偿模式 2.2.6.5. 零延迟缓存模式 2.2.6.6. 外部反馈模式
2.2.11. PLL输入时钟切换 x
2.2.11.1. 自动切换 2.2.11.2. 手动覆盖的自动切换 2.2.11.3. 手动时钟切换
2.2.13. PLL校准 x
2.2.13.1. 上电校准 2.2.13.2. 用户校准
3. Intel® Agilex™ 时钟和PLL设计考量 x
3.1. 指南：时钟切换 3.2. 指南：时序收敛 3.3. 指南：复位PLL 3.4. 指南：配置约束 3.5. 指南：I/O PLL重配置 3.6. 时钟约束 3.7. IP核约束 3.8. 指南：使用从LVDS SERDES Intel® FPGA IP来的tx_outclk端口，实现fOUT_EXT ≥ 300 Mhz的5%占空比
4. Clock Control Intel® FPGA IP核 x
4.1. Clock Control Intel® FPGA IP的发布信息 4.2. Clock Control IP核参数 4.3. Clock Control IP核端口和信号
5. IOPLL Intel® FPGA IP核 x
5.1. IOPLL Intel® FPGA IP的发布信息 5.2. .mif文件生成 5.3. IP-XACT文件生成 5.4. IOPLL IP核参数 5.5. IOPLL IP核端口和信号
5.2. .mif文件生成 x
5.2.1. 生成一个新的.mif文件 5.2.2. 对现有.mif文件添加配置
5.3. IP-XACT文件生成 x
5.3.1. 生成一个新的IP-XACT文件
5.4. IOPLL IP核参数 x
5.4.1. IOPLL IP核参数：PLL选项卡 5.4.2. IOPLL IP核参数：Settings选项卡 5.4.3. IOPLL IP核参数：Cascading选项卡 5.4.4. IOPLL IP核参数 - Dynamic Reconfiguration选项卡 5.4.5. IOPLL IP核参数 - Advanced Parameters选项卡
6. Intel® FPGA IP核 x
6.1. IOPLL Reconfig Intel® FPGA IP的发布信息 6.2. 实现IOPLL Reconfig IP核中的I/O PLL重配置 6.3. IOPLL Reconfig IP核重配置模式 6.4. IOPLL Reconfig IP核中的 Avalon® Memory-Mapped Interface端口 6.5. 地址总线核数据总线设置 6.6. 设计实例
6.2. 实现IOPLL Reconfig IP核中的I/O PLL重配置 x
6.2.1. IOPLL与IOPLL Reconfig IP核之间的连接 6.2.2. 连接IOPLL和IOPLL Reconfig IP核
6.3. IOPLL Reconfig IP核重配置模式 x
6.3.1. .mif流重配置 6.3.2. 高级模式重配置 6.3.3. 时钟门控重新配置 6.3.4. 动态相移重配置
6.3.1. .mif流重配置 x
6.3.1.1. 使用.mif的重新校准
6.3.2. 高级模式重配置 x
6.3.2.1. 使用高级模式的重新校准
6.5. 地址总线核数据总线设置 x
6.5.1. 高级模式重配置的地址总线和数据总线设置 6.5.2. 针对时钟门控重配置的输出时钟和相应数据位设置 6.5.3. 针对IOPLL Reconfig IP核动态相移的数据总线设置
6.5.1. 高级模式重配置的地址总线和数据总线设置 x
6.5.1.1. 带宽控制和电荷泵的数据总线设置 6.5.1.2. Ripplecap的数据总线设置
6.6. 设计实例 x
6.6.1. 重配置选项：使用IOPLL Reconfig IP核的.mif流重配置 6.6.2. 重配置选项：使用IOPLL Reconfig IP核的高级模式重配置和重新校准 6.6.3. 重配置选项：使用IOPLL Reconfig IP核的时钟门控重配置
1. Intel® Agilex™ 时钟和PLL概述
2. Intel® Agilex™ 时钟和PLL架构和功能特性
3. Intel® Agilex™ 时钟和PLL设计考量
4. Clock Control Intel® FPGA IP核
5. IOPLL Intel® FPGA IP核
6. Intel® FPGA IP核
7. Intel® Agilex™ 时钟和PLL用户指南存档
8. Intel® Agilex™ 时钟和PLL用户指南文档修订历史

8. Intel® Agilex™ 时钟和PLL用户指南文档修订历史

文档版本 Intel® Quartus® Prime版本 修订内容
2021.12.13 20.3 更新了 Intel® Agilex™ 器件的Fabric-Feeding I/O PLL高级结构图图示中专用时钟输入的连接。
2021.09.21 20.3
  • 更新了根时钟门控部分中的描述。
  • 在PLL架构部分添加了注释。
  • 在锁定部分添加了关于PLL失去锁定的描述。
  • 在 IOPLL IP核参数- Settings选项卡针对 Intel® Agilex™ 器件表格中，更新了Switchover Mode参数的Manual Switchover模式描述。
  • 在高级模式重配置的地址总线和数据总线设置表格中，将C1计数器的地址更新为C7计数器的地址。
  • 在 IOPLL Reconfig IP核动态相移的数据总线设置表格中将C1计数器的data[7:4]更新为C7计数器。
  • 更新了高级模式重配置设计实例的波形示例图示中的mgmt_writedata[7..0]信号。
  • 更新了时钟门控重配置设计实例的波形示例图示中的mgmt_writedata[7..0]信号。
2021.06.21 20.3 更新了PLL位置部分。
2021.03.29 20.3
  • 添加了表：扩展频谱输入时钟支持的配置文件。
  • 添加了指南：指南：使用从LVDS SERDES Intel® FPGA IP来的tx_outclk端口，实现fOUT_EXT ≥ 300 MHz的5%占空比。
  • 更新了 IOPLL Reconfig Intel® FPGA IP核当前发布信息表格。
2020.09.28 20.3
  • 在 Intel® Agilex™ 器件中的PLL功能表格中，更新了对扩展频谱输入时钟跟踪功能的注释。
  • 在IOPLL Intel® FPGA IP核下添加了IP-XACT文件生成小节。
  • 在带宽控制和电荷泵的Fabric-Feeding I/O PLL 数据总线设置（针对高带宽）表格中，更新了Multiple Factor 141–160的Charge Pump Setting [2:0]值。
  • 在Ripplecap的Fabric-Feeding I/O PLL 数据总线设置表格中，更新了Multiply Factor 141–160的高带宽ripplecap设置。
  • 更新了以下部分中的C计数器：
    • Intel® Agilex™ 器件的I/O Bank I/O PLL高级结构图
    • Intel® Agilex™ 器件的Fabric-Feeding I/O PLL 高级结构图
    • 高级模式重配置的地址总线和数据总线设置表格
    • 时钟门控重配置的输出时钟和对应数据位设置表格
    • IOPLL Reconfig IP核动态相移的数据总线设置 表格
2020.04.13 20.1
  • 更新了使用 Intel® Agilex™ 可编程时钟布线的始终网络大小实例图示。
  • 删除了以下部分中针对fabric-feeding I/O PLL的零延迟缓存支持：
    • Intel® Agilex™ 器件中的PLL功能表格
    • Intel® Agilex™ 器件的Fabric-Feeding I/O PLL高级结构图图示
  • 在PLL位置小节中添加了关于顶部和底部子bank的描述。更新了I/O Bank中的I/O PLL位置图示。
  • 更新了零延迟缓存模式部分。
    • 提及ZDB模式仅支持用于I/O bank I/O PLL。
    • 添加了关于双向I/O管脚不可全局提升的描述。
  • 在PLL 重配置和动态相移部分添加了有关IOPLL Reconfig IP端口的信息。从 IOPLL Reconfig Intel® FPGA IP核部分移出该信息。
  • 在 IOPLL IP核参数- PLL选项卡针对 Intel® Agilex™ 器件表格中对Compensation Mode中的零延迟缓存添加了注释。
  • 在 IOPLL IP核参数-Advanced Parameters选项卡针对 Intel® Agilex™ 器件表格中添加了有关支持的输出时钟和C计数器的描述。
  • 添加了一个使用IOPLL Reconfig Intel® FPGA IP核并具有三个重配置选项的设计实例。
2019.12.18 19.3 在指南：I/O PLL 重配置部分中删除了scanclk信号。
2019.10.31 19.3
  • 在可编程时钟布线部分添加了使用 Intel® Agilex™ 可编程时钟布线的时钟网络大小的实例图示
  • 更新了 Intel® Agilex™ 器件的可编程时钟布线资源表格中可用资源的数量。
  • 更新了 Intel® Agilex™ 器件中的PLL功能表格。
    • 将C计数器除法因子的范围从'1至510'更新为'1至512'。
    • 添加有关专用外部时钟输出的注释。
    • 删除了以下fabric-feeding I/O PLL的PLL功能。
      • 专用外部时钟输出
      • 外部反馈输入管脚
      • 外部反馈补偿
    • 添加了扩展频谱输入时钟跟踪功能。
  • 更新了PLL使用部分。
  • 在 Intel® Agilex™ 器件的Fabric-Feeding I/O PLL高级结构图图示中删除了外部反馈模式。
  • 阐明EFB模式仅支持用于I/O bank I/O PLL。
  • 更新了PLL级联部分。
    • 添加了有关 Intel® Agilex™ 器件不支持同一I/O bank中I/O PLL级联的描述
    • 在I/O-PLL-to-I/O-PLL级联图示中将outclk[8:0]更新为outclk[6:0]。
  • 添加以下指南：
    • 指南：I/O PLL重配置
    • 时钟约束
    • IP核约束
  • 添加了以下IP核信息
    • Clock Control Intel® FPGA IP版本1.0.0
    • IOPLL Intel® FPGA IP 版本19.3.0
    • IOPLL Reconfig Intel® FPGA IP版本19.3.0
2019.04.02 — 首次发布。
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