JESD204B Intel Stratix 10 FPGA IP设计实例用户指南

下载 PDF
ID 683758
日期 1/07/2021
Public
文档目录
文档目录 x
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南 x
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 1.2. 设计实例详细说明 1.3. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南存档 1.4. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 x
1.1.1. 目录结构 1.1.2. 生成设计 1.1.3. 仿真设计 1.1.4. 编译和测试设计
1.1.2. 生成设计 x
1.1.2.1. 设计实例参数
1.1.4. 编译和测试设计 x
1.1.4.1. 电路板连接性 1.1.4.2. System Console Control设计实例的硬件测试
1.2. 设计实例详细说明 x
1.2.1. 功能特定 1.2.2. 硬件和软件要求 1.2.3. 支持的配置 1.2.4. 预置(Presets) 1.2.5. 功能说明 1.2.6. 仿真 1.2.7. 设计实例文件 1.2.8. 寄存器 1.2.9. 信号 1.2.10. 定制设计实例
1.2.5. 功能说明 x
1.2.5.1. Platform Designer系统单元 1.2.5.2. 传输层 1.2.5.3. 测试码型生成器 1.2.5.4. 测试码型检查器 1.2.5.5. 时钟方案
1.2.6. 仿真 x
1.2.6.1. 测试台（Testbench）
1.2.10. 定制设计实例 x
1.2.10.1. 修改JESD204B IP核参数 1.2.10.2. 更改Data Rate或Reference Clock Frequency
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南

1.2.5.2. 传输层

本设计实例中传输层由TX数据通路中的装配模块和RX数据路径中的拆卸模块组成。 TX和RX数据通路使用的传输层是在顶层RTL文件中例化，而非通过Platform Designer工程。

注： 选择单工TX数据通路选项后，仅例化设计实例中的装配模块。选择单工RX数据通路后，仅例化设计实例中的拆解模块。若选择双工数据通路，则设计实例中的装配模块和拆解模块都会被例化。

传输层为应用层（AL）和数据链路层（DLL）提供以下服务：

  • TX路径的装配模块：
    • 先把AL中的转换样本通过Avalon-ST接口映射到指定格式的未加扰八位字节，再将其流入DLL。
    • 如果TX数据流传输期间，Avalon-ST接口上出现特定错误情况，则向DLL报告AL错误。
  • RX路径的拆解模块：
    • 先把DLL中解扰的八位字节映射到指定转换样本格式，再通过Avalon-ST接口将其流传输到AL。
    • RX数据流传输期间，如果Avalon-ST接口上出现特定错误情况，则向DLL报告AL错误。

传输层有许多自定义选项，可以修改传输层RTL将其定制成您的标准。此外，对于如L，F，和N这样的具体参数，传输层与JESD204B IP核共享CSR值。

请参阅 JESD204B Intel® FPGA IP用户指南了解有关实现RTL中传输层和自定义选项的详细信息。

相关信息
二级标题