JESD204B Intel Stratix 10 FPGA IP设计实例用户指南

ID 683758
日期 1/07/2021
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1.2.6.1. 测试台(Testbench)

仿真测试下设计(DUT)是生成的设计实例,其中包含可综合参数码型生成器和检查器。下图显示为单工和双工选项的测试台结构框图。

图 17. 仿真测试台结构框图(单工TX或RX)
注: 单工TX和单工RX设计实例生成同一测试台。该测试台例化两个DUT:一个单工TX DUT,一个单工RX DUT。单工TX DUT的TX串行数据输出 连接单工RX DUT的RX串行数据输入。测试台问题分别向单工TX DUT和单工RX DUT发布Avalon Memory-Mapped (Avalon-MM) 读/写指令。
图 18. 仿真测试台结构框图(双工)

仿真流程取代了System Console Control设计实例Platform Designer系统中的JTAG到Avalon主桥模块,并且该设计实例带有Avalon-MM总线功能模型(BFM)。该BFM使能测试台将Avalon-MM读/写命令发送到设计实例寄存器以模拟System Console的功能。

该仿真流程(/testbench/models/tb_top.sv)中提供的测试台执行如下步骤:

  1. 复位DUT。
  2. 初始化BFM。
  3. 执行Avalon-MM命令,在以下模式中初始化DUT:
    • Internal serial loopback mode(仅用于双工选项)
    • Pattern generator/checker set to PRBS pattern
  4. 等待DUT初始化用户模式。
  5. 报告JESD204B链路状态。

仿真结束后,将显示以下消息。

表 16.  仿真消息和说明
消息 说明
Pattern Checker(s): Data error(s) found! 码型检查器中发现的码型失配错误
Pattern Checker(s): OK! 码型检查器中未发现错误
Pattern Checker(s): No valid data found! 码型检查器未收到有效数据
JESD204B Tx Core(s): Tx link error(s) found! JESD204B IP TX报告的链接错误
JESD204B Tx Core(s): OK! JESD204B IP TX报告无链接错误
JESD204B Rx Core(s): Rx link error(s) found! JESD204B IP RX报告的链接错误
JESD204B Rx Core(s): OK! JESD204B IP RX报告无链接错误
TESTBENCH_PASSED: SIM PASSED! 总体仿真通过。
TESTBENCH_FAILED: SIM FAILED! 总体仿真失败。