JESD204B Intel Stratix 10 FPGA IP设计实例用户指南

下载 PDF
ID 683758
日期 1/07/2021
Public
文档目录
文档目录 x
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南 x
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 1.2. 设计实例详细说明 1.3. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南存档 1.4. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 x
1.1.1. 目录结构 1.1.2. 生成设计 1.1.3. 仿真设计 1.1.4. 编译和测试设计
1.1.2. 生成设计 x
1.1.2.1. 设计实例参数
1.1.4. 编译和测试设计 x
1.1.4.1. 电路板连接性 1.1.4.2. System Console Control设计实例的硬件测试
1.2. 设计实例详细说明 x
1.2.1. 功能特定 1.2.2. 硬件和软件要求 1.2.3. 支持的配置 1.2.4. 预置(Presets) 1.2.5. 功能说明 1.2.6. 仿真 1.2.7. 设计实例文件 1.2.8. 寄存器 1.2.9. 信号 1.2.10. 定制设计实例
1.2.5. 功能说明 x
1.2.5.1. Platform Designer系统单元 1.2.5.2. 传输层 1.2.5.3. 测试码型生成器 1.2.5.4. 测试码型检查器 1.2.5.5. 时钟方案
1.2.6. 仿真 x
1.2.6.1. 测试台（Testbench）
1.2.10. 定制设计实例 x
1.2.10.1. 修改JESD204B IP核参数 1.2.10.2. 更改Data Rate或Reference Clock Frequency
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南

1.2.4. 预置(Presets)

标准预置支持使用IP和Example Design选项卡中预选参数值的例化输入。选择参数编辑器右下角窗口中的预置。

该预置适用于所生成设计实例的JESD204B IP配置。在可用预置中选择其一用于目标器件，以快速生成设计实例，且不必在IP选项卡中设置每个参数，也无需验证指定参数是否符合支持的配置。选择一个预置后，仍可在Platform Designer用户界面手动更换和设计实例参数。但是必须确保您选择的参数介于所支持配置范围内，在介绍成功生成设计实例的支持的配置中详细说明了该配置范围。

注： 选择一个预置后，会覆盖IP选项卡下IP核的所有现有预置参数选择。
表 9.  预置设置
JESD204B IP参数 Preset 1

JESD204B 设计实例

(LMF = 222, 6.144 Gbps)

 Preset 2

JESD204B设计实例

(LMF = 888, 6.144 Gbps)
Wrapper Options Base和PHY Base和PHY
Data Path 双工 双工
JESD204B Subclass 1 1
Data Rate 6144 Mbps 6144 Mbps
PCS Option 使能Hard PCS 使能Hard PCS
Bonding Mode 非绑定 非绑定
PLL/CDR Reference Clock Frequency 153.6 MHz 153.6 MHz
Enable Bit Reversal and Byte Reversal No No
Enable Transceiver Dynamic Reconfiguration No No
L 2 8
M 2 8
Enable manual F configuration No Yes
F 2 8
N 16 12
N’ 16 12
S 1 5
K 16 32
Enable Scramble (SCR) No No
CS 0 0
CF 0 0
High Density User Data Format (HD) 0  
Enable Error Code Correction (ECC_EN) No No
二级标题