JESD204B Intel Stratix 10 FPGA IP设计实例用户指南

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ID 683758
日期 1/07/2021
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1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南 x
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 1.2. 设计实例详细说明 1.3. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南存档 1.4. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 x
1.1.1. 目录结构 1.1.2. 生成设计 1.1.3. 仿真设计 1.1.4. 编译和测试设计
1.1.2. 生成设计 x
1.1.2.1. 设计实例参数
1.1.4. 编译和测试设计 x
1.1.4.1. 电路板连接性 1.1.4.2. System Console Control设计实例的硬件测试
1.2. 设计实例详细说明 x
1.2.1. 功能特定 1.2.2. 硬件和软件要求 1.2.3. 支持的配置 1.2.4. 预置(Presets) 1.2.5. 功能说明 1.2.6. 仿真 1.2.7. 设计实例文件 1.2.8. 寄存器 1.2.9. 信号 1.2.10. 定制设计实例
1.2.5. 功能说明 x
1.2.5.1. Platform Designer系统单元 1.2.5.2. 传输层 1.2.5.3. 测试码型生成器 1.2.5.4. 测试码型检查器 1.2.5.5. 时钟方案
1.2.6. 仿真 x
1.2.6.1. 测试台（Testbench）
1.2.10. 定制设计实例 x
1.2.10.1. 修改JESD204B IP核参数 1.2.10.2. 更改Data Rate或Reference Clock Frequency
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1.1.1. 目录结构

JESD204B设计实例目录中包含可用于本设计实例的生成文件。
图 2.  JESD204B设计实例的目录结构
表 1.  目录和文件说明
目录/文件 说明
ed_sim 仿真测试台文件
ed_sim/testbench/models 该文件夹包含测试台文件和源文件
ed_sim/testbench/setup_scripts 该文件夹包含测试流程设置脚本
ed_sim/testbench/pattern 该文件夹中是pattern generator（码型生成程序）/checker（检查程序）的源文件
ed_sim/testbench/transport_layer 该文件夹包含传输层的源文件
ed_sim/testbench/aldec 该文件夹包含 Riviera-PRO* 仿真器的测试流程运行脚本。还可作为仿真器sz的工作目录。
ed_sim/testbench/cadence 该文件夹含有NCSim仿真器的测试流程运行脚本。也可作为该仿真器的工作目录。
ed_sim/testbench/xcelium 该文件夹含有 Xcelium* Parallel仿真器的测试流程运行脚本。也可作为该仿真器的工作目录。
ed_sim/testbench/mentor 该文件夹含有 ModelSim* 仿真器的测试流程运行脚本。也可作为该仿真器的工作目录。
ed_sim/testbench/synopsys/vcs 该文件夹含有 VCS* 仿真器的测试流程运行脚本。也可作为该仿真器的工作目录。
ed_sim/testbench/synopsys/vcsmx 该文件夹含有 VCS* MX仿真器的测试流程运行脚本。也可作为该仿真器的工作目录。
ed_synth 设计实例可综合组件
ed_synth/ip 由Platform Designer例化的IP模块
ed_synth/altjesd_ed_qsys_<data path> altjesd_ed_qsys_<data path>.qsys系统下Platform Designer生成的模块
ed_synth/altjesd_ss_<data path> 该文件夹包含altjesd_ss_<data path>.qsys系统下Platform Designer生成的模块。
ed_synth/pattern 该文件夹包含pattern generator（码型生成器）/checker（检查器）的源文件。
ed_synth/transport_layer 该文件夹包含传输层使用的源文件。

ed_synth/altera_jesd204_ed_<data path>.qpf

ed_synth/altera_jesd204_ed_<data path>.qsf

Intel® Quartus® Prime工程和设置文件
ed_synth/altjesd_ed_qsys_<data path>.qsys Platform Designer顶层系统
ed_synth/altjesd_ss_<data path>.qsys Platform Designer子系统
ed_synth/altera_jesd204_ed_<data path>.sv 顶层HDL源文件
ed_synth/altera_jesd204_ed_<data path>.sdc 顶层设计约束文件
ed_synth/system_console 该文件夹中是在System Console中运行脚本时的所有必要文件（请参阅Design Example Files了解更多有关该文件夹内容的详细信息。）
*.v 其他源文件
ip_sim 该文件夹中包含生成JESD204B IP核Verilog/VHDL仿真模型的仿真脚本。
二级标题