JESD204B Intel Stratix 10 FPGA IP设计实例用户指南

ID 683758
日期 1/07/2021
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1.1.2.1. 设计实例参数

JESD204B IP参数编辑器包含一个Example Design选项卡,以便在生成设计实例之前指定具体参数。
表 2.  设计实例选项卡中的参数
参数 选项 说明
Available Example Designs None (默认) 未选择设计实例
System Console Control 设计实例带有System Console控制。
Example Design Files Simulation 生成仿真文件集。
Synthesis 生成综合文件集。
Generated HDL Format for Simulation Verilog (默认) 整个仿真文件子集的Verilog HDL格式
V HDL 生成顶层封装文件集的VHDL格式
Generated HDL Format for Synthesis Verilog (默认) 综合文件集的Verilog HDL格式
Example Design Customizations Generate 3-wire SPI module 查看使能3线SPI接口, 而非4线SPI接口。