JESD204B Intel Stratix 10 FPGA IP设计实例用户指南

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ID 683758
日期 1/07/2021
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1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南 x
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 1.2. 设计实例详细说明 1.3. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南存档 1.4. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1.1. JESD204B Intel® Stratix® 10 FPGA IP设计实例快速入门指南 x
1.1.1. 目录结构 1.1.2. 生成设计 1.1.3. 仿真设计 1.1.4. 编译和测试设计
1.1.2. 生成设计 x
1.1.2.1. 设计实例参数
1.1.4. 编译和测试设计 x
1.1.4.1. 电路板连接性 1.1.4.2. System Console Control设计实例的硬件测试
1.2. 设计实例详细说明 x
1.2.1. 功能特定 1.2.2. 硬件和软件要求 1.2.3. 支持的配置 1.2.4. 预置(Presets) 1.2.5. 功能说明 1.2.6. 仿真 1.2.7. 设计实例文件 1.2.8. 寄存器 1.2.9. 信号 1.2.10. 定制设计实例
1.2.5. 功能说明 x
1.2.5.1. Platform Designer系统单元 1.2.5.2. 传输层 1.2.5.3. 测试码型生成器 1.2.5.4. 测试码型检查器 1.2.5.5. 时钟方案
1.2.6. 仿真 x
1.2.6.1. 测试台（Testbench）
1.2.10. 定制设计实例 x
1.2.10.1. 修改JESD204B IP核参数 1.2.10.2. 更改Data Rate或Reference Clock Frequency
1. JESD204B Intel® Stratix® 10 FPGA IP设计实例用户指南

1.2.7. 设计实例文件

设计实例有两个流程：仿真和综合。

表 17.  设计实例流程和目录
设计实例流程 目录
仿真 <your project>/ed_sim
综合 <your project>/ed_synth

下表列出用于仿真和综合的重要文件夹和文件。

表 18.  用于仿真的设计实例文件
文件类型 文件/文件夹 说明
运行脚本文件 /testbench/aldec/run_tb_top.tcl Riviera-PRO* 仿真器的TCL运行脚本
/testbench/cadence/run_tb_top.sh NCSim仿真器的Shell运行脚本
/testbench/mentor/run_tb_top.tcl ModelSim* 仿真器的TCL运行脚本
/testbench/synopsys/vcs/run_tb_top.sh VCS* 仿真器的Shell运行脚本
/testbench/synopsys/vcsmx/run_tb_top.sh VCS* MX仿真器的Shell运行脚本
/testbench/xcelium/run_tb_top.sh Xcelium*仿真器的Shell运行脚本
源文件 /testbench/models/altjesd_ed_qsys_<data path>.qsys 顶层Platform Designer系统工程
/testbench/models/altjesd_ss_<data path>.qsys JESD204B子系统Platform Designer系统工程
/testbench/models/ip/ 该文件夹包含已例化的IP模块的IP文件夹
/testbench/models/altera_jesd204_ed_<data path>.sv 顶层HDL
/testbench/models/tb_top.sv 顶层测试台
/testbench/spi_mosi_oe.v 输出缓冲HDL
/testbench/switch_debouncer.v 开关去抖器RTL
/testbench/pattern/ 该文件夹包含测试码型生成器和检查器HDL
/testbench/transport_layer 包含装配模块和拆卸模块HDL的文件夹。
表 19.  用于综合的设计实例文件
文件类型 文件/文件夹 说明
Intel® Quartus® Prime工程文件 altera_jesd204_ed_<data path>.qpf Intel® Quartus® Prime工程文件
altera_jesd204_ed_<data path>.qsf Intel® Quartus® Prime设置文件
源文件 altera_jesd204_ed_<data path>.sv 顶层HDL
altera_jesd204_ed_<data path>.sdc 包含所有时序/布局约束的 Synopsys* 设计约束(SDC)文件
transport_layer/ 包含装配模块和拆卸模块HDL的文件夹。
pattern/ 该文件夹包含测试码型生成器和检查器HDL
spi_mosi_oe.v 输出缓冲HDL
switch_debouncer.v 开关去抖器RTL
altjesd_ed_qsys_<data path>.qsys 顶层Platform Designer系统工程
altjesd_ss_<data path>.qsys JESD204B子系统Platform Designer系统工程
二级标题