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1.1.4.1. 电路板连接性
在所选Intel开发套件中运行硬件测试时,请使用正确选择的目标开发套件生成设计实例。
请参阅生成设计中的指导说明。
注: 只有在双工数据通路模式(即,同时具有TX和RX数据数据通路)下配置的JESD204B IP核,才能以生成设计的原样对硬件进行测试。如果生成的是单工数据通路设计,则请自行修改设计后再运行硬件测试。
端口名称 | 端口说明 | 电路板组件 | 组件说明 |
---|---|---|---|
global_rst_n | 全局复位 | S5 | 用户PB0按钮 |
refclk_xcvr | 收发器参考时钟输入 | U7 | Si5341时钟生成器(OUT4) |
refclk_core | 核PLL参考时钟输入 | U7 | Si5341时钟生成器(OUT7) |
mgmt_clk | 控制时钟 | U9 | Si5338时钟生成器(CLK1) |
tx_serial_data | TX串行数据 | J13 | FMC端口A连接器 |
rx_serial_data | RX串行数据 | J13 | FMC端口A连接器 |
端口名称 | 端口说明 | 电路板组件 | 组件说明 |
---|---|---|---|
global_rst_n | 全局复位 | S8 | S8按钮 |
refclk_xcvr | 收发器参考时钟输入 | 工程样本电路板A版本(非绑定通道)和生产版电路板版本B(非绑定通道) | |
U3 | Si5341时钟生成器(OUT8) | ||
生产版电路板B版本(绑定通道) | |||
U3 | Si5341时钟生成器(OUT4) | ||
refclk_core | Core PLL参考时钟输入 | U3 | Si5341时钟生成器(OUT2) |
mgmt_clk | 控制时钟 | U3 | Si5341时钟生成器(OUT3) |
tx_serial_data | TX串行数据 | 工程样本版电路板A版本(非绑定,最多4个通道) | |
U32-1 | Intel® Stratix® 10 E-tile banks – 8B (QSFP-DD 1x2连接器) |
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工程样本版电路板A版本(非绑定,5–8个通道) | |||
U32-1和U75-1 | Intel® Stratix® 10 E-tile banks – 8B (QSFP-DD 1x2连接器) |
||
生产版电路板B版本(非绑定,最多8个通道) | |||
J27D | Intel® Stratix® 10 E-tile banks – 8B (FMC+ 连接器) |
||
生产版电路板B版本(绑定,最多4个通道) | |||
U75-1 | Intel® Stratix® 10 E-tile banks – 9C (QSFP-DD 1x2连接器) |
||
生产版电路板B版本(绑定,最多5-8个通道) | |||
U32-1和U75-1 | Intel® Stratix® 10 E-tile banks – 9C (QSFP-DD 1x2连接器 |
||
rx_serial_data | RX串行数据 | 工程样本版电路板A版本(非绑定,最多4个通道) | |
U32-1 | Intel® Stratix® 10 E-tile banks – 8B (QSFP-DD 1x2连接器) |
||
工程样本版电路板A版本(非绑定,5–8个通道) | |||
U32-1和U75-1 | Intel® Stratix® 10 E-tile banks – 8B (QSFP-DD 1x2连接器) |
||
生产版电路板B版本(非绑定,最多8个通道) | |||
J27D | Intel® Stratix® 10 E-tile banks – 8B (FMC+连接器) |
||
生产版电路板B版本(非绑定,最多4个通道) | |||
U75-1 | Intel® Stratix® 10 E-tile banks – 9C (QSFP-DD 1x2连接器) |
||
生产版电路板B版本(绑定,最多5-8个通道) | |||
U32-1和U75-1 | Intel® Stratix® 10 E-tile banks – 9C (QSFP-DD 1x2连接器) |