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1.1. Intel® Stratix® 10器件系列
1.2. Intel® Stratix® 10 FPGA和SoC中的创新
1.3. FPGA和SoC特性汇总
1.4. Intel® Stratix® 10结构图
1.5. Intel® Stratix® 10 FPGA和SoC系列规划
1.6. HyperFlex内核体系结构
1.7. 异构3D SiP收发器Tile
1.8. Intel® Stratix® 10收发器
1.9. PCI Express Gen1/Gen2/Gen3硬核IP
1.10. Interlaken PCS硬核IP
1.11. 10G以太网硬核IP
1.12. 外部存储器和通用I/O
1.13. 自适应逻辑模块(ALM)
1.14. 内核时钟
1.15. 小数分频综合PLL和I/O PLL
1.16. 内部嵌入式存储器
1.17. 精度可调DSP模块
1.18. 硬核处理器系统(HPS)
1.19. 电源管理
1.20. 器件配置和安全器件管理器(SDM)
1.21. 器件安全
1.22. 使用PCI Express的通过协议配置
1.23. 部分和动态重配置
1.24. 快进编译(Fast Forward Compile)
1.25. 单粒子翻转(SEU)检错和纠错
1.26. Intel® Stratix® 10 GX/SX器件概述的文档修订历史
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1.8. Intel® Stratix® 10收发器
Intel® Stratix® 10器件提供高达96个全双工收发器通道。 这些通道为芯片到芯片,芯片到模块和背板应用提供了从1 Gbps到28.3 Gbps的数据速率。在每个器件中,三分之二的收发器可配置成28.3 Gbps最大数据速率,以驱动100G接口和C小型可插拔CFP2/CFP4光模块。对于较长的背板驱动应用程序,高级自适应均衡电路用于均衡超过30 dB的系统损失。
所有收发器通道都具有专用的物理介质附加子层(PMA)和硬物理编码子层(PCS)。
- PMA对物理通道提供主要的接口连接功能。
- 将数据传输到FPGA内核架构之前,PCS通常处理编码/解码,字对齐以及其他预处理功能。
在每个收发器瓦片(transceiver tile)中,收发器被分布在6个PMA-PCS组的4个bank中。在每个bank中可进行各种各样的绑定和非绑定数据速率配置,在每个瓦片(tile)中,使用高度可配置的时钟分配网络。