Stratix 10 GX/SX器件概述

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ID 683729
日期 8/08/2018
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1. Intel® Stratix® 10 GX/SX器件概述
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1.1. Intel® Stratix® 10器件系列 1.2. Intel® Stratix® 10 FPGA和SoC中的创新 1.3. FPGA和SoC特性汇总 1.4. Intel® Stratix® 10结构图 1.5. Intel® Stratix® 10 FPGA和SoC系列规划 1.6. HyperFlex内核体系结构 1.7. 异构3D SiP收发器Tile 1.8. Intel® Stratix® 10收发器 1.9. PCI Express Gen1/Gen2/Gen3硬核IP 1.10. Interlaken PCS硬核IP 1.11. 10G以太网硬核IP 1.12. 外部存储器和通用I/O 1.13. 自适应逻辑模块(ALM) 1.14. 内核时钟 1.15. 小数分频综合PLL和I/O PLL 1.16. 内部嵌入式存储器 1.17. 精度可调DSP模块 1.18. 硬核处理器系统(HPS) 1.19. 电源管理 1.20. 器件配置和安全器件管理器(SDM) 1.21. 器件安全 1.22. 使用PCI Express的通过协议配置 1.23. 部分和动态重配置 1.24. 快进编译(Fast Forward Compile) 1.25. 单粒子翻转(SEU)检错和纠错 1.26. Intel® Stratix® 10 GX/SX器件概述的文档修订历史
1.1. Intel® Stratix® 10器件系列 x
1.1.1. 可用选项
1.8. Intel® Stratix® 10收发器 x
1.8.1. PMA功能 1.8.2. PCS功能
1.18. 硬核处理器系统(HPS) x
1.18.1. Intel® Stratix® 10 HPS的主要特性
1. Intel® Stratix® 10 GX/SX器件概述

1.2. Intel® Stratix® 10 FPGA和SoC中的创新

与上一代高性能Stratix V FPGA相比， Intel® Stratix® 10 FPGA和SoC进行了很多显著的改进。

表 1.  与Stratix V器件相比， Intel® Stratix® 10器件的主要特性
特性 Stratix V FPGA Intel® Stratix® 10 FPGA和SoC
工艺技术 28-nm TSMC (平面晶体管) 14 nm Intel Tri-Gate (FinFET)
硬处理器内核 无 Quad-core 64-bit ARM Cortex-A53 (仅SoC)
内核体系结构 基于传统互联的传统内核体系结构 互联中有Hyper-Register的HyperFlex内核体系结构
内核性能 500 MHz 1 GHz
功耗 1x 低至0.3x
逻辑密度 952 KLE (单片) 5,500 KLE (单片)
嵌入式存储器(M20K) 52 Mbits 229 Mbits
18x19乘法器 3,926
注： 在Stratix V器件中乘法器是18x18的。
11,520
注： 在 Intel® Stratix® 10器件中乘法器是18x19的。
浮点DSP性能 最多1个TFLOP，需要软浮点加法器和乘法器 高达10个TFLOP，符合硬IEEE 754的单精度浮点加法器和乘法器
最大收发器数量 66 96
最大收发器数据速率(chip-to-chip) 28.05 Gbps

28.3 Gbps L-Tile

28.3 Gbps H-Tile
最大收发器数据速率(backplane) 12.5 Gbps

12.5 Gbps L-Tile

28.3 Gbps H-Tile
硬核储存控制器 无

DDR4 @ 1333 MHz/2666 Mbps

DDR3 @ 1067 MHz/2133 Mbps
硬核协议IP PCIe Gen3 x8(高达4个实例)

PCIe Gen3 x16(高达4个实例)

H-Tile器件上的SR-IOV (4 个物理功能/ 2k虚拟功能)

10GBASE-KR/40GBASE-KR4 FEC
内核时钟和PLL 由小数综合fPLL支持的全局、象限和局域时钟 由小数综合fPLL和整数IO PLL支持的可编程时钟树综合
寄存器状态读回和写回 不适用 用于ASIC原型开发和其他应用程序的非破坏性寄存器状态读回和写回

这些创新促成了以下改进：

  • 改进的内核逻辑性能：HyperFlex内核体系结构结合Intel的14-nm Tri-Gate technology使 Intel® Stratix® 10器件能够实现高于上一代2X的内核性能
  • 更低功耗: 与上一代相比， Intel® Stratix® 10器件的功耗降低了70%，这是通过14-nm Intel Tri-Gate技术，HyperFlex内核架构和体系结构内置的可选省电功能实现的。
  • 更高密度： Intel® Stratix® 10器件实现了高于5倍的集成级别，单片集成高达5,500K逻辑单元(LE)， 并具有229 Mbits的嵌入式存储器模块(M20K)和11,520个18x19乘法器
  • 嵌入式处理： Intel® Stratix® 10 SoC有一个Quad-Core 64-bit ARM Cortex-A53处理器，经过优化用于功率效率和与上一代Arria和Cyclone SoC器件兼容的软件
  • 改进的收发器性能：在异构3D SiP收发器tile中实现高达96个收发器通道， Intel® Stratix® 10 GX和SX器件支持高达 28.3 Gbps chip-to-chip数据速率和带信号调理电路(能够均衡超过30 dB的系统损失)的背板上的28.3 Gbps数据速率
  • 改进的DSP性能： Intel® Stratix® 10器件中的精度可调DSP模块具有固定和浮点功能，实现高达10 TeraFLOPS IEEE754单精度浮点性能
  • 额外的Hard IP：与上一代器件相比， Intel® Stratix® 10器件包括更多的hard IP模块，在具有48个通用IO的每个bank中包含一个硬核存储器控制器，在每个收发器tile中有一个硬核PCIe Gen3 x16完整协议堆栈，并在每个收发器通道中有一个硬核10GBASE-KR/40GBASE-KR4 FEC。
  • 增强的内核时钟: Intel® Stratix® 10器件具有可编程时钟树综合特性；只有在需要的时候才会综合时钟，提高了时钟解决方案的灵活性并降低了功耗
  • 额外的Core PLL: Intel® Stratix® 10器件中的内核架构被整数IO PLL以及小数综合fPLL支持，使PLL总数高于上一代
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