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10.5.1. ebfm_barwr规程
10.5.2. ebfm_barwr_imm处理过程
10.5.3. ebfm_barrd_wait处理过程
10.5.4. ebfm_barrd_nowt处理过程
10.5.5. ebfm_cfgwr_imm_wait处理过程
10.5.6. ebfm_cfgwr_imm_nowt处理过程
10.5.7. ebfm_cfgrd_wait处理过程
10.5.8. ebfm_cfgrd_nowt处理过程
10.5.9. BFM配置处理过程
10.5.10. BFM共享存储器访问处理过程
10.5.11. BFM日志和消息处理过程
10.5.12. Verilog HDL格式化函数
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1.2. 功能特性
Intel® Quartus® Prime Pro Edition软件中的新功能
- 最高支持Gen3 x8变体的Programmer Object File(*.pof)生成。
- 支持 PCIe* Link Inspector,包含如下功能:
- 对Configuration Space寄存器的读写访问。
- LTSSM监控。
- PLL锁定和校准状态监控。
- 对PCS和PMA寄存器的读写访问。
- Linux的软件应用程序,演示 PCIe* 对动态生成设计实例中硬件的访问。
- 支持将 Intel® Quartus® Prime Pro Edition IP Catalog中的IP核进行独立例化,以及Platform Designer例化。
Intel L-/H-Tile Avalon-MM for PCI Express IP Core支持以下选项:
- 早前器件系列中实现的 Avalon® -MM或 Avalon® -MM DMA的移植。
- Standard Avalon® -MM主从接口:
- 高吞吐量突发 Avalon® -MM从接口以及可选择地址映射。
- Avalon® -MM从接口以及单DWORD端口的字粒度使能支持和高吞吐量端口的DWORD粒度使能支持。
- 最多6个 Avalon® -MM主接口关联1个或多个带有字节使能支持的BAR。
- 高性能,突发 Avalon® -MM主端口。
- 可选DMA Data Mover以及高吞吐量,突发 Avalon® -MM master:
- Write Data Mover使用 PCIe* Memory Write(MemWr)Transaction Layer Packets(TLPs)将数据移动到 PCIe* 系统存储器。
- Read Data Mover使用PCIe Memory Read (MemRd) TLP将数据移动到局部存储器。
- 模块化实现以选择指定应用程序需要的功能:
- 同时支持DMA模块和高吞吐量 Avalon® -MM从主接口。
- Avalon® -MM从接口,轻松访问整个PCIe地址空间,无需任何 PCI Express* 特定知识。
- 支持256-bit应用程序接口宽度。
- Advanced Error Reporting (AER): Intel® Stratix® 10器件中,L和H收发器tile的PCIe Hard IP中,Advanced Error Reporting始终使能。
- Intel® Quartus® Prime Pro Edition和Platform Designer IP Catalog中均适用。
- 可选内部DMA Descriptor控制器。
- Autonomous Hard IP模式,允许PCIe IP核在对FPGA逻辑架构被编程之前就开始运行操作。该模式默认使能。无法禁用。
注: 除非使用Readiness Notifications机制(请参阅PCI Express Base Specification中的Section 6.23),否则Root Complex和/或系统软件必须至少允许器件在Conventional Reset后有1.0秒时间,以确定未将有效Configuration Request的Successful Completion状态成功返回的器件是损坏器件。该周期取决于Link训练能有多快完成。
- 在-2速度级的器件中最高操作速度可以达到250 MHz。
- Intel L-/H-Tile Avalon-MM for PCI Express IP支持Separate Reference Clock With No Spread Spectrum architecture (SRNS),而非Separate Reference Clock With Independent Spread Spectrum architecture (SRIS)。
注: 不可更改 Intel® Quartus® Prime工程中Intel L-/H-Tile Avalon-MM for PCI Express IP的管脚分配。但是默认情况下,该IP不支持PCB上的数据通道反转和极性反转。
注: 请参阅 PCIe* 协议了解更多详情,或者请参阅 PCI Express* Base Specification。