L-tile和H-tile Avalon® 存储器映射 Intel® FPGA IP PCI Express* 用户指南

ID 683667
日期 11/11/2021
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1.9. 通道可用性

PCIe Hard IP通道限制

每个L-Tile或H-Tile收发器tile都包含一个PCIe Hard IP块。下表和图示显示了可能的PCIe Hard IP通道配置,不可用的通道数量以及可用于其他协议的通道数量。例如,PCIe x4系列使用4个通道,另外4个通道不可用。

表 7.  不可用的通道
PCIe Hard IP配置 不可用的通道数量 可用的通道
PCIe x1 7 16
PCIe x2 6 16
PCIe x4 4 16
PCIe x8 0 16
PCIe x16 0 8
注: 无论启用多少个PCIe数据通路,PCIe Hard IP至少使用底部8个Embedded Multi-Die Interconnect Bridge(EMIB,嵌入式多芯片互连桥)通道。因此,使得EMIB通道不可用于其他协议。
图 11. 每个收发器Tile的PCIe Hard IP通道配置

下表将所有收发器通道与可用tile中的PCIe Hard IP通道相对应。

表 8.  涵盖全部tile的PCIe Hard IP通道映射
Tile通道排序 PCIe Hard IP通道 I/O Bank内索引 左下Tile Bank编号 左上Tile Bank编号 右下Tile Bank编号 右上Tile Bank编号
23 N/A 5 1F 1N 4F 4N
22 N/A 4 1F 1N 4F 4N
21 N/A 3 1F 1N 4F 4N
20 N/A 2 1F 1N 4F 4N
19 N/A 1 1F 1N 4F 4N
18 N/A 0 1F 1N 4F 4N
17 N/A 5 1E 1M 4E 4M
16 N/A 4 1E 1M 4E 4M
15 15 3 1E 1M 4E 4M
14 14 2 1E 1M 4E 4M
13 13 1 1E 1M 4E 4M
12 12 0 1E 1M 4E 4M
11 11 5 1D 1L 4D 4L
10 10 4 1D 1L 4D 4L
9 9 3 1D 1L 4D 4L
8 8 2 1D 1L 4D 4L
7 7 1 1D 1L 4D 4L
6 6 0 1D 1L 4D 4L
5 5 5 1C 1K 4C 4K
4 4 4 1C 1K 4C 4K
3 3 3 1C 1K 4C 4K
2 2 2 1C 1K 4C 4K
1 1 1 1C 1K 4C 4K
0 0 0 1C 1K 4C 4K

PCIe Soft IP通道使用

第三方供应商提供的PCI Express软IP PIPE-PHY核,不受上述通道使用限制。请参阅 Intel FPGA > Products > Intellectual Property 了解关于面向PCI Express的软IP核的详细信息。