Intel® Stratix® 10 Avalon® -MM接口 PCI Express* 解决方案用户指南

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ID 683667
日期 3/12/2019
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1. 介绍 2. 快速入门指南 3. 接口概述 4. 参数 5. 使用IP Core进行设计 6. 块说明 7. 寄存器 8. DMA描述符控制器的编程模型 9. Avalon-MM测试台和设计实例 10. 故障排查与链路的观察 A. PCI Express核体系结构 B. 文档修订历史
1. 介绍 x
1.1. 用于PCIe的Avalon-MM接口 1.2. 特性 1.3. 发布信息 1.4. 器件系列支持 1.5. 建议的速度等级 1.6. 性能和资源利用 1.7. 收发器Tile 1.8. PCI Express IP核封装布局 1.9. 通道可用性
2. 快速入门指南 x
2.1. 设计组件 2.2. 目录结构 2.3. 生成设计实例 2.4. 仿真设计实例 2.5. 编译设计实例并为器件编程 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例应用程序
3. 接口概述 x
3.1. 内部例化描述符控制器时的Avalon-MM DMA接口 3.2. 外部例化描述符控制器时的Avalon-MM DMA接口 3.3. 其他Avalon-MM接口 3.4. 时钟和复位 3.5. 系统接口
3.3. 其他Avalon-MM接口 x
3.3.1. Avalon-MM主接口 3.3.2. Avalon-MM从接口 3.3.3. 控制寄存器访问（CRA）Avalon-MM从接口
4. 参数 x
4.1. Avalon-MM设置 4.2. 基地址寄存器（Base Address Register） 4.3. 器件识别寄存器（Device Identification Register） 4.4. PCI Express和PCI性能参数 4.5. 配置，调试和扩展选项 4.6. PHY特征 4.7. 设计实例
4.4. PCI Express和PCI性能参数 x
4.4.1. 器件性能 4.4.2. 链路性能(Link Capabilities) 4.4.3. MSI和MSI-X性能 4.4.4. 插槽性能 4.4.5. 电源管理 4.4.6. 供应商指定扩展性能（VSEC）
5. 使用IP Core进行设计 x
5.1. 生成（Generation） 5.2. 仿真 5.3. IP核生成输出（ Intel® Quartus® Prime Pro Edition） 5.4. 通道布局和PLL使用
6. 块说明 x
6.1. 接口
6.1. 接口 x
6.1.1. 到Application Layer（应用层）的 Intel® Stratix® 10 DMA Avalon-MM DMA接口 6.1.2. Application Layer（应用层）的Avalon-MM接口 6.1.3. 时钟和复位 6.1.4. 中断 6.1.5. Flush请求 6.1.6. 串行数据，PIPE，状态，重配置和测试接口
6.1.1. 到Application Layer（应用层）的 Intel® Stratix® 10 DMA Avalon-MM DMA接口 x
6.1.1.1. 内部例化时的描述符控制器接口 6.1.1.2. 写DMA Avalon-MM主端口 6.1.1.3. 外部例化时的描述符控制器接口
6.1.1.1. 内部例化时的描述符控制器接口 x
6.1.1.1.1. Read Data Mover 6.1.1.1.2. 读描述符控制器Avalon-MM主接口 6.1.1.1.3. 写描述符控制器Avalon-MM主接口 6.1.1.1.4. 写描述符列表Avalon-MM从接口 6.1.1.1.5. 写描述符列表Avalon-MM从接口
6.1.1.3. 外部例化时的描述符控制器接口 x
6.1.1.3.1. Avalon® -ST描述符源
6.1.2. Application Layer（应用层）的Avalon-MM接口 x
6.1.2.1. 突发和非突发 Avalon® -MM模块信号 6.1.2.2. 非突发从模块 6.1.2.3. 32-bit控制寄存器访问（CRA） Slave信号 6.1.2.4. 突发从模块
6.1.3. 时钟和复位 x
6.1.3.1. 时钟 6.1.3.2. 复位
6.1.4. 中断 x
6.1.4.1. 端点的MSI中断 6.1.4.2. Legacy中断
6.1.6. 串行数据，PIPE，状态，重配置和测试接口 x
6.1.6.1. 串行数据接口 6.1.6.2. PIPE接口 6.1.6.3. Hard IP状态接口 6.1.6.4. Hard IP重配置 6.1.6.5. 测试接口
7. 寄存器 x
7.1. 配置空间寄存器 7.2. Avalon-MM DMA桥寄存器
7.1. 配置空间寄存器 x
7.1.1. 寄存器访问定义 7.1.2. PCI配置头寄存器 7.1.3. PCI Express Capability结构 7.1.4. Intel定义的VSEC Capability Header 7.1.5. 不可纠正的内部错误状态寄存器 7.1.6. 不可纠正的内部错误掩码寄存器 7.1.7. 可纠正的内部错误状态寄存器 7.1.8. 可纠正的内部错误掩码寄存器
7.1.4. Intel定义的VSEC Capability Header x
7.1.4.1. Intel定义的供应商特定的Header 7.1.4.2. Intel Marker 7.1.4.3. JTAG Silicon ID 7.1.4.4. 用户可配置器件和电路板ID
7.2. Avalon-MM DMA桥寄存器 x
7.2.1. PCI Express Avalon-MM桥寄存器映射 7.2.2. DMA描述符控制器寄存器
7.2.1. PCI Express Avalon-MM桥寄存器映射 x
7.2.1.1. Avalon-MM到PCI Express中断状态寄存器 7.2.1.2. Avalon-MM到PCI Express中断使能寄存器 7.2.1.3. 高性能Avalon-MM 32-Bit从模块的地址映射 7.2.1.4. PCI Express到端点的Avalon-MM中断状态和使能寄存器 7.2.1.5. PCI Express配置信息寄存器
7.2.2. DMA描述符控制器寄存器 x
7.2.2.1. 读DMA内部描述符控制器寄存器 7.2.2.2. 写DMA内部描述符控制器寄存器
8. DMA描述符控制器的编程模型 x
8.1. 读DMA实例 8.2. 写DMA实例 8.3. 同时间读写DMA的软件编程 8.4. Read DMA和Write DMA描述符格式
9. Avalon-MM测试台和设计实例 x
9.1. Avalon-MM Endpoint测试台 9.2. Endpoint设计实例 9.3. Avalon® -MM测试驱动器模块 9.4. Root Port BFM 9.5. BFM处理过程与函数
9.2. Endpoint设计实例 x
9.2.1. BAR设置
9.4. Root Port BFM x
9.4.1. 概述 9.4.2. 对Application Layer发布Read和Write事务 9.4.3. Root Port和Endpoint的配置 9.4.4. 配置空间总线和器件编号 9.4.5. BFM存储器映射
9.5. BFM处理过程与函数 x
9.5.1. ebfm_barwr处理过程 9.5.2. ebfm_barwr_imm处理过程 9.5.3. ebfm_barrd_wait处理过程 9.5.4. ebfm_barrd_nowt处理过程 9.5.5. ebfm_cfgwr_imm_wait处理过程 9.5.6. ebfm_cfgwr_imm_nowt处理过程 9.5.7. ebfm_cfgrd_wait处理过程 9.5.8. ebfm_cfgrd_nowt处理过程 9.5.9. BFM配置过程 9.5.10. BFM共享存储器访问过程 9.5.11. BFM日志和消息处理过程 9.5.12. Verilog HDL格式化函数
9.5.9. BFM配置过程 x
9.5.9.1. ebfm_cfg_rp_ep处理过程 9.5.9.2. ebfm_cfg_decode_bar处理过程
9.5.10. BFM共享存储器访问过程 x
9.5.10.1. 共享存储器常量 9.5.10.2. shmem_write任务 9.5.10.3. shmem_read函数 9.5.10.4. shmem_display Verilog HDL函数 9.5.10.5. shmem_fill处理过程 9.5.10.6. shmem_chk_ok函数
9.5.11. BFM日志和消息处理过程 x
9.5.11.1. ebfm_display Verilog HDL函数 9.5.11.2. ebfm_log_stop_sim Verilog HDL函数 9.5.11.3. ebfm_log_set_suppressed_msg_mask任务 9.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 9.5.11.5. ebfm_log_open Verilog HDL函数 9.5.11.6. ebfm_log_close Verilog HDL函数
9.5.12. Verilog HDL格式化函数 x
9.5.12.1. himage1 9.5.12.2. himage2 9.5.12.3. himage4 9.5.12.4. himage8 9.5.12.5. himage16 9.5.12.6. dimage1 9.5.12.7. dimage2 9.5.12.8. dimage3 9.5.12.9. dimage4 9.5.12.10. dimage5 9.5.12.11. dimage6 9.5.12.12. dimage7
10. 故障排查与链路的观察 x
10.1. 故障排查 10.2. PCIe链路检查工具概述
10.1. 故障排查 x
10.1.1. Polling.Active状态后仿真进程失败 10.1.2. 硬件启动问题 10.1.3. 链路训练 10.1.4. 使用第三方PCIe分析程序 10.1.5. BIOS枚举问题
10.2. PCIe链路检查工具概述 x
10.2.1. PCIe* Link Inspector硬件
10.2.1. PCIe* Link Inspector硬件 x
10.2.1.1. 使能 PCIe* Link Inspector 10.2.1.2. 运行 PCIe* Link Inspector 10.2.1.3. PCIe* Link Inspector LTSSM监控工具 10.2.1.4. 访问配置空间和收发器寄存器 10.2.1.5. 其他状态命令
10.2.1.3. PCIe* Link Inspector LTSSM监控工具 x
10.2.1.3.1. LTSSM监控寄存器 10.2.1.3.2. ltssm_save2file <file_name> 10.2.1.3.3. ltssm_file2console 10.2.1.3.4. ltssm_debug_check 10.2.1.3.5. ltssm_display <num_states> 10.2.1.3.6. ltssm_save_oldstates
10.2.1.4. 访问配置空间和收发器寄存器 x
10.2.1.4.1. PCIe* Link Inspector命令 10.2.1.4.2. ADME PLL和通道命令 10.2.1.4.3. 寄存器地址映射
10.2.1.5. 其他状态命令 x
10.2.1.5.1. 显示PLL锁定和校准状态寄存器
A. PCI Express核体系结构 x
A.1. 事务层（Transaction Layer） A.2. 数据链路层（Data Link Layer） A.3. 物理层（Physical Layer）
B. 文档修订历史 x
B.1. Intel® Stratix® 10 Avalon® -MM接口 PCIe* 解决方案用户指南
1. 介绍
2. 快速入门指南
3. 接口概述
4. 参数
5. 使用IP Core进行设计
6. 块说明
7. 寄存器
8. DMA描述符控制器的编程模型
9. Avalon-MM测试台和设计实例
10. 故障排查与链路的观察
A. PCI Express核体系结构
B. 文档修订历史

10.2.1.3.1. LTSSM监控寄存器

通过编程LTSSM监控寄存器可更改默认行为。

表 78.  LTSSM寄存器

基地址

 LTSSM地址 访问

说明
0X20000 7 0x00 RW

LTSSM Monitor Control 寄存器。LTSSM Monitor Control包括如下字段：

  • [1:0]：Timer Resolution Control。指定 PCIe* 链路在每个LTSSM状态中保持的hip_reconfig_clk数。编码定义如下：
    • 2’b00：主计时器每个hip_reconfig_clk周期递增。此为默认值。
    • 2’b01：主计时器每16个hip_reconfig_clk周期递增。
    • 2’b10：主计时器每256个hip_reconfig_clk周期递增。

    • 2’b11：主计时器每个<n> hip_reconfig_clk周期递增。Timer Resolution Step字段定义<n>。

  • [17:2]: Timer Resolution Step。当Timer Resolution Control = 2'b11时指 定 <n> 的值。
  • [18]: LTSSM FIFO reset。编码定义如下：
    • 1'b0：LTSSM FIFO正常操 作。
    • 1'b1：LTSSM FIFO复位中。
  • [19]：保留。
  • [20]：LTSSM State Match Enable。编码定义如下：
    • 1’b0：LTSSM State匹配功能禁用。
    • 1'b1：LTSSM State匹配功能使能。当前LTSSM状态与储存在LTSSM State Match寄存器中的状态相匹配时，State Match Flag置位。

  • [27:22] LTSSM State Match。使能时，LTSSM监控工具将此寄存器中的值与每个LTSSM状态进行对比。如果值匹配，则LTSSM状态匹配标记（偏移地址0x01，bit 29）设置为1。

  • [31:28]：保留。
0x01 RO

LTSSM Quick Debug Status寄存器。LTSSM Quick Debug Status寄存器包括以下字段：

  • [9:0]: Number LTSSM States。指定当前存储在FIFO中的状态数。
  • [10]: LTSSM FIFO Full Flag。置位时，LTSSM FIFO已满。
  • [11]: LTSSM FIFO Empty Flag。置位时，LTSSM FIFO为空。
  • [12]: Current PERSTN Status。储存PERSTN当前值。
  • [13]：Current SERDES PLL Locked。编码定义如下：
    • 1'b0：SERDES PLL未锁定。
    • 1'b1：SERDES PLL已锁定。
  • [14]： PCIe* Link Status。编码定义如下：
    • 1'b0：链路关闭。
    • 1'b1：链路开启。
  • [16:15]： Current PCIe* Data Rate。编码定义如下：
    • 2'b00：保留。
    • 2’b01=Gen1。
    • 2’b10=Gen2。
    • 2’b11=Gen3。
  • [17]: Native PHY Channel Locked to Data。编码定义如下：
    • 1'b0：至少一个CDR通道未锁定到数据。
    • 1'b1：所有CDR通道锁定到数据。
  • [21:18]: Current Number of PCIe* Active Lanes。
  • [22]：保留。
  • [28:23]: Current LTSSM State.
  • [29]: LTSSM State Match Flag。当前状态与LTSSM State Match中指定的状态匹配时置位。
  • [31:30]：保留。
0x02 RO

LTSSM FIFO Output。

读取此寄存器等同于从LTSSM FIFO读取一个条目（entry）。读取此寄存器也会更新LTSSM FIFO，0x03。字段定义如下：
  • [5:0] LTSSM State。

  • [7:6]: PCIe Current Speed。

  • [12:8:] PCIe Lane Act。

  • [13]: SerDes PLL Locked。

  • [14]: Link Up。

  • [15]: PERSTN。

  • [16]:Native PHY Channel 0。置位时，CDR锁定到数据。

  • [17]: Native PHY Channel 1。置位时，CDR锁定到数据。

  • [18]: Native PHY Channel 2。置位时，CDR锁定到数据。

  • [19]: Native PHY Channel 3。置位时，CDR锁定到数据。

  • [20]: Native PHY Channel 4。置位时，CDR锁定到数据。
  • [21]: Native PHY Channel 5。置位时，CDR锁定到数据。
  • [22]: Native PHY Channel 6。置位时，CDR锁定到数据。
  • [23]: Native PHY Channel 7。置位时，CDR锁定到数据。

  • [24]: Native PHY Channel 8。置位时，CDR锁定到数据。

  • [25]: Native PHY Channel 9。置位时，CDR锁定到数据。

  • [26]: Native PHY Channel 10。置位时，CDR锁定到数据。

  • [27]: Native PHY Channel 11。置位时，CDR锁定到数据。

  • [29]: Native PHY Channel 12。置位时，CDR锁定到数据。

  • [28]: Native PHY Channel 13。置位时，CDR锁定到数据。

  • [30]: Native PHY Channel 14。置位时，CDR锁定到数据。

  • [31]: Native PHY Channel 15。置位时，CDR锁定到数据。

0x03 RO

LTSSM FIFO Output [63:32]

[29:0] Main Timer。每次LTSSM跳变中，此定时器复位到0。本寄存器中的该值表示 PCIe* 链路保持在每个LTSSM状态中的时间长度。

0x04 RW

LTSSM Skip State Storage Control寄存器。使用此寄存器最多指定4个LTSSM状态。LTSSM State Skip Enable开启时，LTSSM FIFO不储存指定的一个状态或多个状态。

请参阅表 79关于状态编码。

[5:0]: LTSSM State 1。

[6]: LTSSM State 1 Skip Enable。

[12:7]: LTSSM State 2。

[13]: LTSSM State 2 Skip Enable。

[19:14]: LTSSM State 3。

[20]: LTSSM State 3 Skip Enable。

[26:21]: LTSSM State 4。

[27]: LTSSM State 4 Skip Enable。

表 79.  LTSSM Skip字段的LTSSM状态编码
状态 编码
Detect.Quiet 6'h00
Detect.Active 6'h01
Polling.Active 6'h02
Polling.Compliance 6'h03
Polling.Configuration 6'h04
PreDetect.Quiet 6'h05
Detect.Wait 6'h06
Configuration.Linkwidth.Start 6'h07
Configuration.Linkwidth.Accept 6'h08
Configuration.Lanenum.Wait 6'h09
Configuration.Lanenum.Accept 6'h0A
Configuration.Complete 6'h0B
Configuration.Idle 6'h0C
Recovery.RcvrLock 6'h0D
Recovery.Speed 6'h0E
Recovery.RcvrCfg 6'h0F
Recovery.Idle 6'h10
Recovery.Equalization Phase 0 6'h20
Recovery.Equalization Phase 1 6'h21
Recovery.Equalization Phase 2 6'h22
Recovery.Equalization Phase 3 6'h23
L0 6'h11
L0s 6'h12
L123.SendEIdle 6'h13
L1.Idle 6'h14
L2.Idle 6'h15
L2.TransmitWake 6'h16
Disabled.Entry 6'h17
Disabled.Idle 6'h18
Disabled 6'h19
Loopback.Entry 6'h1A
Loopback.Active 6'h1B
Loopback.Exit 6'h1C
Loopback.Exit.Timeout 6'h1D
HotReset.Entry 6'h1E
Hot.Reset 6'h1F
7 当Enable PCIe Link Inspector AVMM Interface选项设置为On时，LTSSM寄存器基地址成为0x8000。使用该值通过pli_avmm_master_address[19:0]端口访问这些寄存器。
二级标题