MAX 10 FPGA器件概述

ID 683658
日期 9/22/2014
Public

1.13. 时钟和PLL

MAX® 10器件最多可支持20个操作频率高达450 MHz的全局时钟(GCLK)网络。GCLK网络具有高驱动强度和低偏斜。

MAX® 10器件中有内置内部振荡器。

高精度和低抖动PLL的用途如下:
  • 降低了电路板上所需要的振荡器的数量
  • 通过从一个参考时钟源综合多个时钟频率来减低器件时钟管脚的数量
  • 频率合成
  • 消除不同时钟间的偏斜
  • 减小抖动
  • 动态相移
  • 零延迟缓存
  • 计数器重配置
  • 带宽重配置
  • 可编程输出占空比
  • PLL级联
  • 参考时钟切换
  • ADC模块驱动