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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.6.5.5. 优化关于速度而非面积的综合
设计性能因编码样式,综合工具的使用和综合时指定的选项而各不相同。如果出现大量路径失败,或由于较大时间裕量和过多逻辑级别导致特定路径失败,就可尝试更改综合选项。
确定综合工具中默认的优化目标,并相应设置器件和时序约束。例如,如果未指定目标频率,某些综合工具会针对面积进行优化。
可使用Assignment Editor为设计中的特定模块指定逻辑选项,与此同时,对于特定器件系列中对面积和速度的最佳权衡,可保持默认Optimization Technique设置为Balanced,或者如果面积是重要考虑因素,则将上述选项设置为Area。还可使用Assignment Editor中的Speed Optimization Technique for Clock Domains选项指定针对速度而优化的特定时钟域中或相互之间的全部组合逻辑。
要通过按钮编译获得最佳性能,请按照如下部分中的建议进行其他综合设置。可使用DSE II通过各个 Intel® Quartus® Prime综合选项进行设计优化实验以获得最佳性能。
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