1.2.2. Arria V、Arria V GZ和Stratix V器件的温度感应操作
Altera温度感应器IP内核运行在clk信号的频率。clk信号可以运行在80MHz及其以下的频率。时钟分频器对clk信号分频为1 MHz或更低以便驱动ADC。您可以使用Altera温度感应器IP内核参数编辑器设置时钟分频器的值。
ce信号连接到时钟分频器模块的输出使能(oe)端口。置位 ce信号以使能Altera 温度感应器IP内核。当您置低 ce信号时，IP内核禁用ADC，并且保持 tsdcalo[7..0]和 tsdcaldone信号之前的值(除非您 置位 clr信号或复位器件)。 clr信号为异步的，并且您必须置位 clr信号至少为一个时钟周期的 adcclk信号以便对输出端口清零。
使能ADC使您能够对器件温度测量仅测量一次。要执行另一次温度测量，置位clr信号，或复位器件。clr信号是异步的，并且您必须置位 clr信号为至少一个时钟周期的ADCclk信号以便对输出端口清零。
器件上电或当您置位异步clr信号时，Altera 温度感应器IP内核设置 tsdcaldone端口为 0并且设置 tsdcalo[7:0]信号为 11010101 或 0xD5。adcclk信号的10个时钟周期后，Altera温度感应器IP内核置位 tsdcaldone信号以表示 温度感应操作完成并且tsdcalo[7:0]信号的值有效。 tsdcalo[7:0]信号的值对应于第3–4页的表3–2显示的器件温度范围。要开始另一个温度感应操作，置位clr信号至少一个时钟周期的adcclk信号或复位器件。
如果产生的PLL输出时钟被用于驱动Altera温度感应器IP内核，那么可能会出现一个最小脉冲违规。当使用Altera温度感应器IP内核时，那么您必须确保应用的时钟必须小于或等于1.0MHz。如果您使用较高频率的时钟，那么Altera温度感应器IP内核允许您使用40或80时钟分频器来降低时钟频率为小于或等于1.0MHz。