3.3.1.1. 修改 Stratix® V设计示例

Intel® Quartus® Prime Standard Edition用户指南: 调试工具

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日期 9/24/2018

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3.3.1.1. 修改 Stratix® V设计示例

您可以修改Intel FPGA设计示例，对与您自己的设计相匹配的配置进行实验。例如，您可以更改数据速率，通道数量，PCS-PMA宽度，FPGA架构接口宽度或者输入参考时钟频率。要修改设计示例，需要在Platform Designer (Standard)中更改IP core参数并重新生成系统。接下来，更新顶层设计文件，并根据需要重新分配器件I/O管脚。

按照下面步骤修改一个 Stratix® V设计示例以与您的设计相匹配：

确定设计所需的通道数。
在 Intel® Quartus® Prime软件中打开设计示例的<project name> .qpf。
点击Tools > Platform Designer (Standard) 。
在System Contents选项卡上，右击PHY模块，然后点击Edit。对PHY模块指定选项以匹配设计对通道数，数据速率，PCS-PMA宽度，FPGA架构接口宽度和输入参考时钟频率的要求。
对 Avalon® Data Symbol Size指定FPGA架构接口数据宽度的倍数。有效值为8或者10。点击Finish。
从设计中删除所有时序适配器(timing adapter)。时序适配器是不需要的。
在IP Catalog上对每个发送器和接收器通道添加一个Data Pattern Generator和Data Pattern Checker。
右击Data Pattern Generator，然后点击Edit。对ST_DATA_W指定一个与FPGA架构接口宽度匹配的值。
右击Data Pattern Checker，然后点击Edit。对ST_DATA_W指定一个与FPGA架构接口宽度匹配的值。
从IP Catalog添加一个Transceiver Reconfiguration Controller。
右击Transceiver Reconfiguration Controller，然后点击Edit。将重配置接口的数量指定为2*通道数量。点击finish。

为数据码型生成器和数据码型检查器组件创建连接。右键单击System Contents选项卡中的net name，然后指定以下连接。

From		To
Block Name	Net Name	Block Name	Net Name
`clk_100`	`clk`	`data_pattern_generator`	`csr_clk`
`clk_100`	`clk_reset`	`data_pattern_generator`	`csr_clk_reset`
`master_0`	`master`	`data_pattern_generator`	`csr_slave`
`xcvr_*_phy_0`	`tx_clk_out0`	`data_pattern_generator`	`pattern_out_clk`
`xcvr_*_phy_0`	`tx_parallel_data0`	`data_pattern_generator`	`pattern_out`
`clk_100`	`clk`	`data_pattern_checker`	`csr_clk`
`clk_100`	`clk_reset`	`data_pattern_checker`	`csr_clk_reset`
`master_0`	`master`	`data_pattern_checker`	`csr_slave`
`xcvr_*_phy_0`	`rx_clk_out0`	`data_pattern_checker`	`pattern_in_clk`
`xcvr_*_phy_0`	`rx_parallel_data0`	`data_pattern_checker`	`pattern_in`

点击System > Assign Base Addresses。
将时序适配器的复位端口连接到clk_100的clk_reset。
要实现对系统的变更，需点击Generate > Generate HDL。
如果修改PHY中的通道数，那么必须相应地更新顶层文件。下面示例显示了一个两通道设计的Verilog HDL代码，此代码声明了顶层设计中的输入和输出端口。此设计示例包括低延迟PHY IP core。如果修改PHY参数，那么必须使用正确的端口名称修改顶层设计。Platform Designer (Standard)显示了PHY的一个示例。点击Generate > HDL Example。
```
module low_latency_10g_1ch DUT ( 
						input  wire GXB_RXL11,
						input  wire GXB_RXL12,
						output wire GXB_TXL11,
						output wire GXB_TX12
						);
						.....
						low_latency_10g_1ch DUT (
						.....
						.xcvr_low_latency_phy_0_tx_serial_data_export	({GXB_TXL11, 	GXB_TXL12}),		
						.xcvr_low_latency_phy_0_rx_serial_data_export	({GXB_RXL11, 		GXB_TXL12}),		
						.....
						);
```
在 Intel® Quartus® Prime软件中，点击Assignments > Pin Planner，更新管脚约束(pin assignment)以匹配您的电路板。
编辑设计的Synopsys Design Constraints (.sdc)以反映参考时钟变化。可以忽略复位警告消息。
点击Start > Start Compilation，重新编译设计。

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