5.1.2. Signal Tap Logic Analyzer特性和优点

Intel® Quartus® Prime Standard Edition用户指南: 调试工具

下载 PDF

ID 683552

日期 9/24/2018

版本 18.1

Public

仅对英特尔可见 — GUID： wil1521677056182

Ixiasoft

查看详细信息

5.1.2. Signal Tap Logic Analyzer特性和优点

特性	优点
快捷工具栏	提供常用菜单项的单击操作。您可以将鼠标悬停在图标上以查看工具提示。
单个器件中的多个逻辑分析仪	支持同时采集一个设计中多个时钟域的数据。
单个JTAG链中多个器件中的多个逻辑分析仪	支持同时从JTAG链中的多个器件采集数据。
Nios® II插件支持	支持指定节点，触发器和IP的信号助记符，如 Nios® II处理器。
每个分析仪实例的高达10个基本，比较或高级触发条件	支持将复杂的数据采集命令发送到逻辑分析仪，从而提供更高的准确性和问题隔离度。
上电触发	采集信号数据，用于在器件编程之后但在手动启动逻辑分析仪之前发生的触发。
自定义触发器HDL目标	您可以在Verilog HDL或VHDL中编写自己的触发器，并布线(tap)位于设计层次结构中任意位置的模块的特定实例，而无需对所有必要的连接进行手动布线。这简化了分布在整个设计中的布线节点(tapping node)的过程。
基于状态的触发流程	使您能够组织触发条件，以精确定义逻辑分析仪采集的内容。
增量式编译	使您能够对Signal Tap Logic Analyzer监控的信号和触发器进行修改，无需进行完整编译，从而节省了时间。
通过快速重新编译(rapid recompile )进行增量式布线	支持手动分配触发器输入，数据输入，存储限定符输入和节点数，并执行完整编译以将Signal Tap Logic Analyzer包括在您的设计中。然后，您可以有选择地连接、断开连接和交换到设计中的不同节点。使用Rapid Recompile执行增量式布线，并在初始完整编译过程中获得2-4倍的加速。
灵活的缓冲器采集(buffer acquisition)模式	缓冲器采集控制使您能够精确地控制写入采集缓冲器的数据。具有存储资格的分段缓冲器和非分段缓冲器都允许您丢弃与设计调试无关的数据样本。
包含MEX功能的MATLAB*集成	将Signal Tap Logic Analyzer采集的数据收集到MATLAB*整数矩阵中。
每个逻辑分析仪实例多达2,048个通道	采样大量信号和宽总线结构。
每个实例多达128K样本	为每个通道采集一个大样本集。
快速时钟频率	使用驱动被测逻辑的相同时钟树对数据节点进行同步采样。
资源使用估算器	提供对Signal Tap Logic Analyzer配置使用的逻辑和存储器件资源的评估。
无需额外费用	Intel® Quartus® Prime订购版和 Intel® Quartus® Prime Lite Edition包括Signal Tap Logic Analyzer。
与其他片上调试程序的兼容性	Signal Tap Logic Analyzer可以与任何基于JTAG的片上调试工具(如In-System Memory Content编辑器)配合使用，使您能够在使用Signal Tap Logic Analyzer运行分析期间实时更改信号值。
浮点显示格式	要使能此功能，请点击Edit > Bus Display Format > Floating-point 支持：单精度浮点格式IEEE754 Single (32-bit)。双精度浮点格式IEEE754 Double (64-bit)。