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Ixiasoft
1. 系统调试工具概述
2. 使用System Console分析和调试设计
3. 调试收发器链路
4. 使用Signal Probe的快速设计调试
5. 使用Signal Tap逻辑分析仪进行设计调试
6. 使用外部逻辑分析器进行在系统调试(In-System Debugging Using External Logic Analyzers)
7. 存储器和常量的在系统修改(In-System Modification of Memory and Constants)
8. 使用In-System Sources and Probes进行设计调试
A. Intel® Quartus® Prime Standard Edition用户指南
2.1. System Console简介
2.2. System Console调试流程
2.3. 与System Console交互的IP内核
2.4. 启动System Console
2.5. System Console GUI
2.6. System Console命令
2.7. 在命令行模式下运行System Console
2.8. System Console服务
2.9. 使用工具包
2.10. ADC Toolkit
2.11. System Console示例和教程
2.12. 板载 Intel® FPGA Download Cable II支持
2.13. 系统验证流程中的MATLAB*和Simulink*
2.14. 不推荐使用的命令
2.15. 使用System Console分析和调试设计修订历史
2.9.6.4.1. toolkit_register
2.9.6.4.2. toolkit_open
2.9.6.4.3. get_quartus_ini
2.9.6.4.4. toolkit_get_context
2.9.6.4.5. toolkit_get_types
2.9.6.4.6. toolkit_get_properties
2.9.6.4.7. toolkit_add
2.9.6.4.8. toolkit_get_property
2.9.6.4.9. toolkit_set_property
2.9.6.4.10. toolkit_remove
2.9.6.4.11. toolkit_get_widget_dimensions
2.9.6.5.1. 小部件类型和属性
2.9.6.5.2. barChart属性
2.9.6.5.3. 按钮属性
2.9.6.5.4. checkBox属性
2.9.6.5.5. comboBox属性
2.9.6.5.6. 表盘属性(dial Properties)
2.9.6.5.7. fileChooserButton属性
2.9.6.5.8. group属性
2.9.6.5.9. label属性
2.9.6.5.10. led属性
2.9.6.5.11. lineChart属性
2.9.6.5.12. list属性
2.9.6.5.13. pieChart属性
2.9.6.5.14. table属性
2.9.6.5.15. text属性
2.9.6.5.16. textField Properties
2.9.6.5.17. timeChart Properties
2.9.6.5.18. xyChart属性
4.2.1. 生成一个Signal Probe管脚
4.2.2. 删除一个Signal Probe管脚
4.2.3. 使能一个Signal Probe管脚
4.2.4. 禁用一个Signal Probe管脚
4.2.5. 执行一个Signal Probe编译
4.2.6. 保留Signal Probe管脚
4.2.7. 添加Signal Probe源
4.2.8. 分配I/O标准
4.2.9. 添加寄存器用于流水线(pipelining)
4.2.10. 完整编译后立即运行Signal Probe
4.2.11. 手动运行Signal Probe
4.2.12. 使能或禁用所有Signal Probe布线
4.2.13. 允许Signal Probe修改Fitting结果
5.1. Signal Tap逻辑分析仪
5.2. Signal Tap Logic Analyzer任务流程概述
5.3. 配置Signal Tap Logic Analyzer
5.4. 定义触发器
5.5. 编译设计
5.6. 对目标器件或者器件编程
5.7. 运行Signal Tap Logic Analyzer
5.8. 查看,分析和使用采集的数据
5.9. 其他功能
5.10. 设计实例:使用Signal Tap Logic Analyzers
5.11. 自定义触发流程应用示例
5.12. Signal Tap脚本支持
5.13. 使用Signal Tap Logic Analyzer进行设计调试修订历史
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5.3.1. 分配一个采集时钟(Acquisition Clock)
要控制Signal Tap Logic Analyzer如何获取数据,您必须分配一个时钟信号。 逻辑分析仪在采集时钟的每个正(上升)边沿进行数据采样。逻辑分析仪不支持在采集时钟的负(下降)边沿上进行数据采样。
设计中的任何信号都可用作采集时钟。但是,为了获得最佳数据采集结果,请使用与被测信号同步的全局非门控时钟。门控时钟用作采集时钟可能会产生意外数据,这些意外数据没有准确地反映设计行为。 Intel® Quartus® Prime静态时序分析工具显示了设计可运行的最大采集时钟频率。要查找逻辑分析仪时钟的最大频率,请参考Compilation Report的Timing Analysis部分。
警告:
将收发器中恢复的时钟用作Signal Tap Logic Analyzer的采集时钟(acquisition clock)时,请务必小心。恢复的时钟可能导致错误或意外的行为,特别是在收发器恢复的时钟是具有上电触发功能的采集时钟时。
如果您未在Signal Tap Logic Analyzer Editor中分配一个采集时钟,那么 Intel® Quartus® Prime软件会自动创建一个称为auto_stp_external_clk的时钟管脚。您必须对此管脚进行管脚分配,并确保设计中的时钟信号驱动采集时钟。