用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP设计实例用户指南

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ID 683544
日期 12/13/2021
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文档目录 x
1. 设计示例描述 2. 快速入门指南 3. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP设计实例用户指南存档 4. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP设计实例用户指南文档修订历史
1. 设计示例描述 x
1.1. Credit初始化顺序
1.1. Credit初始化顺序 x
1.1.1. Credit值初始化和返回 1.1.2. Credit分配
2. 快速入门指南 x
2.1. 目录结构 2.2. 生成设计实例 2.3. 仿真设计实例 2.4. 根端口BFM 2.5. 编译设计实例 2.6. 运行设计实例
2.3. 仿真设计实例 x
2.3.1. 测试台（Testbench）
2.3.1. 测试台（Testbench） x
2.3.1.1. 测试台模块 2.3.1.2. 测试驱动器模块(Test Driver Module) 2.3.1.3. PIO设计实例
2.4. 根端口BFM x
2.4.1. BFM存储器映射 2.4.2. 配置空间总线和器件编号 2.4.3. Root Port和Endpoint的配置 2.4.4. 对Application Layer发布Read和Write事务 2.4.5. BFM处理过程与函数
2.4.5. BFM处理过程与函数 x
2.4.5.1. ebfm_barwr规程 2.4.5.2. ebfm_barwr_imm处理过程 2.4.5.3. ebfm_barrd_wait处理过程 2.4.5.4. ebfm_barrd_nowt处理过程 2.4.5.5. ebfm_cfgwr_imm_wait处理过程 2.4.5.6. ebfm_cfgwr_imm_nowt处理过程 2.4.5.7. ebfm_cfgrd_wait处理过程 2.4.5.8. ebfm_cfgrd_nowt处理过程 2.4.5.9. BFM配置处理过程 2.4.5.10. BFM共享存储器访问处理过程 2.4.5.11. BFM日志和消息处理过程 2.4.5.12. Verilog HDL格式化函数
2.4.5.9. BFM配置处理过程 x
2.4.5.9.1. ebfm_cfg_rp_ep处理过程 2.4.5.9.2. ebfm_cfg_decode_bar处理过程
2.4.5.10. BFM共享存储器访问处理过程 x
2.4.5.10.1. 共享存储器常量 2.4.5.10.2. shmem_write任务 2.4.5.10.3. shmem_read函数 2.4.5.10.4. shmem_display Verilog HDL函数 2.4.5.10.5. shmem_fill处理过程 2.4.5.10.6. shmem_chk_ok函数
2.4.5.11. BFM日志和消息处理过程 x
2.4.5.11.1. ebfm_display Verilog HDL函数 2.4.5.11.2. ebfm_log_stop_sim Verilog HDL函数 2.4.5.11.3. ebfm_log_set_suppressed_msg_mask任务 2.4.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 2.4.5.11.5. ebfm_log_open Verilog HDL函数 2.4.5.11.6. ebfm_log_close Verilog HDL函数
2.4.5.12. Verilog HDL格式化函数 x
2.4.5.12.1. himage1 2.4.5.12.2. himage2 2.4.5.12.3. himage4 2.4.5.12.4. himage8 2.4.5.12.5. himage16 2.4.5.12.6. dimage1 2.4.5.12.7. dimage2 2.4.5.12.8. dimage3 2.4.5.12.9. dimage4 2.4.5.12.10. dimage5 2.4.5.12.11. dimage6 2.4.5.12.12. dimage7
1. 设计示例描述
2. 快速入门指南
3. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP设计实例用户指南存档
4. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP设计实例用户指南文档修订历史

2.3.1.3. PIO设计实例

下图显示PIO设计实例仿真设计层次。PIO设计实例的测试以设置为3的apps_type_hwtcl参数定义。在该参数值下运行的测试被定义为ebfm_cfg_rp_ep_rootport，find_mem_bar和downstream_loop。

图 17. PIO设计实例仿真设计层次
测试台从链路训练开始，然后访问用于枚举的IP的配置空间。一个名为downstream_loop（在Root Port PCIe BFM altpcietb_bfm_rp_gen5_x16.sv中定义）的任务，随后执行PCIe链路测试。该测试由以下步骤组成：
  1. 发布存储器写命令将数据的单个双字写入Endpoint背后的片上存储器。
  2. 发布存储器读命令从片上存储器读回数据。
  3. 比较读数据和写数据。如果它们相匹配，则测试将其视为Pass（通过）。
  4. 重复步骤1、2和3直到完成10次迭代。

首个存储器写任务发生在219 us（超秒）左右。在它之后，是在PCIe的R-tile Hard IP的 Avalon® -ST RX接口处的存储器读。 Avalon® -ST TX接口处的存储器读请求之后不久Completion TLP就出现。

注： 在2x8设计实例中，仅在Port 0上仿真存储器读和存储器写事务。
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