英特尔® Agilex™ 7 FPGA和SoC器件概述

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ID 683458
日期 1/10/2023
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1. 英特尔 Agilex 7 FPGA和SoC的概述 2. 英特尔 Agilex 7 FPGA和SoC系列规划 3. 第二代英特尔 Hyperflex 内核架构 4. 英特尔 Agilex 7 FPGA和SoC中的自适应逻辑模块 5. 英特尔 Agilex 7 FPGA和SoC中的内部嵌入式存储器 6. 英特尔 Agilex 7 FPGA和SoC中的精度可调DSP 7. 英特尔 Agilex 7 FPGA和SoC中的内核时钟网络 8. 英特尔 Agilex 7 FPGA和SoC中的通用I/O 9. 英特尔 Agilex 7 FPGA和SoC中的I/O PLL 10. 英特尔 Agilex 7 FPGA和SoC中的外部存储器接口 11. 英特尔 Agilex 7 SoC中的硬核处理器系统 12. 英特尔 Agilex 7 FPGA和SoC中的异构3D SiP收发器 13. 英特尔 Agilex 7 FPGA和SoC M系列中的异构3D堆栈式HBM2E DRAM存储器 14. 英特尔 Agilex 7 FPGA和SoC F系列和I系列中的高性能加密模块 15. 英特尔 Agilex 7 FPGA和SoC的使用 PCIe* 通过协议配置 16. 英特尔 Agilex 7 FPGA和SoC中的器件配置和SDM 17. 英特尔 Agilex 7 FPGA和SoC的部分和动态配置 18. 英特尔 Agilex 7 FPGA和SoC的器件安全性 19. 英特尔 Agilex 7 FPGA和SoC中的SEU错误检测和纠正 20. 英特尔 Agilex 7 FPGA和SoC的电源管理 21. 用于英特尔 Agilex 7 FPGA和SoC的英特尔 软件和工具 22. 英特尔 Agilex 7 FPGA和SoC器件概述的修订历史
1. 英特尔 Agilex 7 FPGA和SoC的概述 x
1.1. 英特尔 Agilex 7 FPGA和SoC中的主要功能和创新 1.2. 英特尔 Agilex 7 FPGA和SoC结构图 1.3. 英特尔 Agilex 7 FPGA和SoC特性汇总 1.4. 英特尔 Agilex 7 SoC的额外功能
2. 英特尔 Agilex 7 FPGA和SoC系列规划 x
2.1. 英特尔 Agilex 7 FPGA和SoC F系列 2.2. 英特尔 Agilex 7 FPGA和SoC I系列 2.3. 英特尔 Agilex 7 FPGA和SoC M系列 2.4. 可用选项
10. 英特尔 Agilex 7 FPGA和SoC中的外部存储器接口 x
10.1. 外部存储器接口性能 10.2. 硬核储存控制器的特性
12. 英特尔 Agilex 7 FPGA和SoC中的异构3D SiP收发器 x
12.1. E-Tile收发器 12.2. P-Tile收发器 12.3. F-Tile收发器 12.4. R-Tile收发器
12.1. E-Tile收发器 x
12.1.1. E-Tile收发器中的PMA特性 12.1.2. E-Tile收发器中的PCS特性
1. 英特尔 Agilex 7 FPGA和SoC的概述
2. 英特尔 Agilex 7 FPGA和SoC系列规划
3. 第二代英特尔 Hyperflex 内核架构
4. 英特尔 Agilex 7 FPGA和SoC中的自适应逻辑模块
5. 英特尔 Agilex 7 FPGA和SoC中的内部嵌入式存储器
6. 英特尔 Agilex 7 FPGA和SoC中的精度可调DSP
7. 英特尔 Agilex 7 FPGA和SoC中的内核时钟网络
8. 英特尔 Agilex 7 FPGA和SoC中的通用I/O
9. 英特尔 Agilex 7 FPGA和SoC中的I/O PLL
10. 英特尔 Agilex 7 FPGA和SoC中的外部存储器接口
11. 英特尔 Agilex 7 SoC中的硬核处理器系统
12. 英特尔 Agilex 7 FPGA和SoC中的异构3D SiP收发器
13. 英特尔 Agilex 7 FPGA和SoC M系列中的异构3D堆栈式HBM2E DRAM存储器
14. 英特尔 Agilex 7 FPGA和SoC F系列和I系列中的高性能加密模块
15. 英特尔 Agilex 7 FPGA和SoC的使用 PCIe* 通过协议配置
16. 英特尔 Agilex 7 FPGA和SoC中的器件配置和SDM
17. 英特尔 Agilex 7 FPGA和SoC的部分和动态配置
18. 英特尔 Agilex 7 FPGA和SoC的器件安全性
19. 英特尔 Agilex 7 FPGA和SoC中的SEU错误检测和纠正
20. 英特尔 Agilex 7 FPGA和SoC的电源管理
21. 用于英特尔 Agilex 7 FPGA和SoC的英特尔 软件和工具
22. 英特尔 Agilex 7 FPGA和SoC器件概述的修订历史

1.18. 硬核处理器系统(HPS)

Intel® Agilex™ SoC Hard Processor System (HPS)是Intel行业领先的第三代HPS。HPS是一个四核 Arm* Cortex* -A53，使用户能够轻松地将现有的SoC设计从 Intel® Stratix® 10 SoC移植到 Intel® Agilex™ SoC中。

HPS通过添加系统存储器管理单元来实现系统范围的硬件虚拟化功能。这些架构上的改进确保了SoC满足当前和未来嵌入式市场的要求，包括无线和有线通信，数据中心加速以及众多军事应用。

图 13. HPS结构图

Intel® Agilex™ HPS的关键特性：

表 18.  关键特性汇总

特性

描述
Quad-core ARM Cortex-A53 MPCore processor unit
  • 2.3 MIPS/MHz指令效率
  • 高达1.5 GHz的CPU频率
  • 在1.5 GHz上13,800 MIPS的总性能
  • ARMv8-A体系结构
  • 运行64-bit和32-bit ARM指令
  • 16-bit和32-bit Thumb指令，使存储器占用空间减少30%
  • 使用8-bit Java字节码的Jazelle® RCT执行体系架构
  • 超标量，可变长度，带动态分支预测的无序流水线(out-of-order pipeline)
  • 经过改进的ARM NEON™媒体处理引擎
  • 单精度和双精度浮点单元
  • CoreSight™调试和追踪技术
System Memory Management Unit
  • 使能一个统一的存储器模型，并将硬件虚拟化扩展到在FPGA架构中实现的外设中
Cache Coherency Unit
  • 在高速缓存中存储的共享数据的变更会在整个系统中传播，对协处理器单元提供双向一致性
Cache Memory
  • L1 Cache
    • 带有奇偶校验的32 KB指令高速缓存
    • 带ECC的32 KB L1数据高速缓存
    • 奇偶校验检查
  • L2 Cache
    • 1 MB共享
    • 8路集关联(8-way set associative)
    • 包括TAG ram上奇偶校验和data RAM上ECC的SEU保护
    • 高速缓存锁定支持
On-Chip Memory
  • 256 KBB的可擦除片上RAM
External SDRAM and Flash Memory Interfaces for HPS
  • 支持DDR4的硬核存储控制器
    • 40-bit (32-bit + 8 bit ECC)，具有选择封装，支持72-bit (64 bit + 8 bit ECC)
    • 高达3200 Mbps DDR4的支持
    • 纠错码(ECC)支持，包括计算，纠错，回写校正和错误计数器
    • 单个SDRAM突发上的软件可配置优先级调度
    • 对所有JEDEC指定的时序参数的完全可编程的时序参数支持
    • 硬核存储控制器的多端口前端(MPFE)调度器接口，对FPGA架构的接口支持AXI®服务质量(QoS)
  • NAND闪存控制器
    • ONFI 1.0
    • 基于DMA的集成描述符
    • 可编程硬件ECC支持
    • 支持8 bit和16 bit闪存器件
  • 安全数字SD/SDIO/MMC控制器
    • eMMC 4.5
    • 基于集成描述符的DMA
    • 支持CE-ATA数字命令
    • 50 MHz操作频率
  • 直接存储器访问(DMA)控制器
    • 8通道
    • 支持高达32个外设握手接口
Communication Interface Controllers
  • 三个集成DMA的10/100/1000 Ethernet媒体访问控制(MAC)
    • 支持RGMII和RMII外部PHY接口
    • 通过FPGA逻辑支持其他PHY接口的选项
      • GMII
      • MII
      • RMII (需要MII到RMII适配器)
      • RGMII (需要GMII到RGMII适配器)
      • SGMII (需要GMII到SGMII适配器)
    • 支持IEEE 1588-2002和IEEE 1588-2008标准，用于精确网络时钟同步
    • 支持接收帧的IEEE 802.1Q VLAN标记检测
    • 支持Ethernet AVB标准
  • 两个包含DMA的USB On-the-Go (OTG)控制器
    • 双角色器件(器件和主机功能)
      • 高速(480 Mbps)
      • 全速(12 Mbps)
      • 低速(1.5 Mbps)
      • 支持USB 1.1 (全速和低速)
    • 基于集成描述符的分散-聚集DMA
    • 支持外部ULPI PHY
    • 高达16个双向端点，包括控制端点
    • 高达16个host通道
    • 支持通用根集线器
    • 可配置成OTG 1.3和OTG 2.0模式
  • 五个I2C控制器(三个可被EMAC用于MIO到外部PHY)
    • 支持100 Kbps以及400 Kbps模式
    • 支持7 bit和10 bit寻址模式
    • 支持Master和Slave操作模式
  • 可兼容16550的2个UART
    • 高达115.2 Kbaud的可编程波特率
  • 四个串行外设接口(SPI) (2 Master，2 Slaves)
    • 全双工和半双工
计时器和I/O
  • 计时器
    • 4个通用计时器
    • 4个看门狗计时器
  • 48个HPS direct I/O支持HPS外设直接连接到I/O
  • 最多可将2个IO96 bank分配给HPS，用于HPS DDR访问
与逻辑内核的互连
  • HPS-to-FPGA桥接
    • 允许HPS bus masters访问FPGA架构中的bus slaves
    • 可配置的32，64或128 bit AMBA AXI接口支持到FPGA架构的高带宽HPS master传输
  • HPS-to-SDM和SDM-to-HPS桥接
    • 支持HPS到达SDM模块，并支持SDM引导HPS
  • 轻量HPS-to-FPGA桥接
    • 轻量32 bit AXI接口，适用于从HPS到FPGA架构中软核外设的低延迟寄存器访问
  • FPGA-to-SoC桥接
    • 可配置的128, 256, 512 bit ACE-Lite接口
    • 以HPS为目标，高达256-bit FPGA-to-SoC
    • 以DDR为目标，高达512-bit FPGA-to-SoC
二级标题