英特尔® Agilex™ 7 FPGA和SoC器件概述

ID 683458
日期 1/10/2023
Public
文档目录

1.7. Intel® Hyperflex™ 内核体系结构 Core Architecture

Intel® Agilex™ FPGA和SoC基于第二代 Intel® Hyperflex™ 内核体系结构特性的内核架构。与上一代高端FPGA相比, Intel® Hyperflex™ 内核体系结构实现了高达40%的更高时钟频率性能或者多达40%的更低功耗。

伴随着这种性能突破, Intel® Hyperflex™ 内核体系结构实现了许多优势,包括:
  • 更高的吞吐量:在上一代高端FPGA中利用高达40%的更高时钟频率性能来实现吞吐量突破
  • 提高功效:使用通过 Intel® Hyperflex™ 体系结构而减少的IP大小将之前跨多个器件的设计整合到单个器件中,从而与上一代器件相比,功耗降低多达40%
  • 更大的设计功能:使用更快的时钟频率来减少总线宽度并减小IP大小,释放额外的FPGA资源以增添更高的功能
  • 提高设计人员的工作效率:使用Hyper-Aware设计工具来提高性能,减少布线拥塞,减少设计迭代,从而获得更大的时序裕量,实现更快速的时序收敛

除了自适应逻辑模块(ALM)中的传统用户寄存器, Intel® Hyperflex™ 内核体系结构还采用了额外的可旁路寄存器,分布在整个FPGA架构中。这些额外的寄存器称为超级寄存器(Hyper-Registers),位于每个互连布线部分和所有功能模块的输入端。在第二代 Intel® Hyperflex™ 内核体系结构中,寄存器的数量已被优化来改进时序收敛以及架构区域。

图 3. 可旁路的超级寄存器(Bypassable Hyper-Register)
Hyper-Registers支持以下关键设计技术,可实现高达40%的内核性能提升:
  • 精细颗粒Hyper-Retiming,消除关键路径
  • 零延迟Hyper-Pipelining,消除布线延迟
  • 灵活的Hyper-Optimization,实现一流的性能

通过在设计中实现这些技术,Hyper-Aware设计工具会自动使用Hyper-Register来实现最大的内核时钟频率。

图 4.  Intel® Hyperflex™ 内核体系结构