可选的/复用配置管脚
管脚名称 | 管脚功能 | 管脚说明 | 连接指南 |
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DCLK | 输入(PS, FPP);输出(AS) | 专用的配置时钟管脚。在被动串行(PS)和快速被动并行(FPP)配置方案中,DCLK被用于将配置数据从外部源驱动到FPGA。 在AS配置方案中,DCLK是FPGA中的一个输出,为配置接口提供时序。 |
不要悬空该管脚。可将该管脚驱动到高电平或低电平。 |
CRC_ERROR | I/O,输出(开漏) | 有效高电平信号表明错误检测电路已经检测到配置RAM (CRAM)位中的错误。 该信号的下降沿表明在错误消息寄存器(EMR)中可找到错误位置和类型的信息。 复用管脚仅在用户模式下使能错误检测时才使用。 该管脚可作为用户I/O管脚使用。 |
将开漏输出专用的CRC_ERROR管脚作为可选的管脚使用时,可通过外部10-kΩ上拉电阻,将该管脚连接到VCCPGM。 当没有将开漏输出复用CRC_ERROR管脚作为可选的管脚使用,并且CRC_ERROR管脚也没有作为I/O管脚使用时,就按照 Intel® Quartus® Prime软件中的定义连接该管脚。 |
DEV_CLRn | I/O,输入 | 可选管脚使您能够覆盖所有器件寄存器的清零。 当该管脚驱动至低电平时,所有寄存器均被清零;当驱动至高电平(VCCPGM)时,所有寄存器均按编程工作。 |
当没有使用复用DEV_CLRn管脚,并且也没有作为I/O管脚使用时,可将它连接到GND。 |
DEV_OE | I/O,输入 | 可选管脚使您能够覆盖器件上的所有三态。 当该管脚驱动至低电平时,所有I/O管脚均为三态;当驱动至高电平(VCCPGM)时,所有I/O管脚均按编程工作。 |
当没有使用复用DEV_OE管脚,并且也没有作为I/O管脚使用时,可将它连接到GND。 |
DATA0 | I/O,输入 | 复用配置数据输入管脚。可将DATA0管脚用于PS或FPP配置方案中,或者在配置完成后作为I/O管脚使用。 | 当没有使用专用的输入DATA0管脚,并且也没有作为I/O管脚使用时,可悬空该管脚。 |
DATA[1:31] | I/O,输入 | 复用配置数据输入管脚。 分别将DATA [1:7]管脚用于FPP x8,将DATA [1:15]管脚用于FPP x16,将DATA [1:31]管脚用于FPP x32配置模式下,或作为常规I/O管脚。这些管脚在配置后也可以用作用户I/O管脚。 |
当没有使用复用DATA[1:31]管脚,并且这些管脚也没有作为I/O管脚使用时,可悬空它们。 |
INIT_DONE | I/O,输出(开漏) | 这是一个复用管脚,当没有使能为INIT_DONE管脚时,可用作I/O管脚。 使能该管脚时,一个从低至高的跳变表明器件已经进入用户模式。如果使能了INIT_DONE输出,那么INIT_DONE管脚在配置后无法作为用户I/O管脚使用。 |
使用可选的开漏输出专用INIT_DONE管脚时,可通过外部10-kΩ上拉电阻将该管脚连接到VCCPGM。 在AS或PS多器件配置模式下使用这个管脚时,请确保使能了 Intel® Quartus® Prime器件中的INIT_DONE管脚。当没有使用专用的INIT_DONE可选开漏输出,并且也没有作为I/O管脚使用时,就按照 Intel® Quartus® Prime软件中的定义连接该管脚。 |
nPERSTL0 | I/O,输入 | 仅在与PCI Express® (PCIe®) hard IP (HIP)一起使用时,才可以使用复用基本复位管脚。 当该管脚为低电平时,收发器处于复位状态。当该管脚为高电平时,收发器则退出复位。没有将该管脚作为基本复位使用时,可将它作为用户I/O管脚使用。 |
按照 Intel® Quartus® Prime软件中的定义连接该管脚。该管脚由1.8V供电,而且必须由1.8V兼容的I/O标准来驱动。 将PCIe nPERST管脚连接到电平转换器,以便可以将电压从3.3V LVTTL降至1.8V,最终连接该管脚。 |
AS_DATA0/ASDO | 双向 | 专用的AS配置管脚。使用EPCQ-L器件(x1模式)时,这是ASDO管脚,并用于发送地址以及控制FPGA器件和EPCQ-L器件之间的信号。 | 当不在AS配置模式下编程器件时,就不会使用ASDO管脚。没有使用该管脚时,请悬空它。 |
AS_DATA[1:3] | 双向 | 专用的AS配置数据管脚。当连接到EPCQ-L器件时,会在这些管脚上传输这些配置数据。 | 当没有使用该管脚时,请悬空它。 |