Intel® Cyclone® 10 GX器件系列管脚连接指南
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专用配置/JTAG管脚
注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查您的管脚连接性。根据器件密度、封装、I/O约束、电压分配和本文档或器件手册未详细说明的其它因素，这些规则因不同的器件会有所不同。
| 管脚名称 | 管脚功能 | 管脚说明 | 连接指南 |
|---|---|---|---|
| nIO_PULLUP | 输入 | 确定用户I/O管脚和复用I/O管脚(DATA[0:31]、CLKUSR、INIT_DONE、DEV_OE和DEV_CLRn)上的内部上拉电阻的专用输入管脚在配置之前和配置期间是开还是关。 逻辑高电平会关闭弱上拉电阻，而逻辑低电平则会打开弱上拉电阻。 |
使用1 kΩ上拉电阻，将nIO-PULLUP管脚直接连接到VCC，或者直接连接到GND。该管脚具有内部25-kΩ下拉电阻。 如果将该管脚连接到VCC，请确保配置前或配置期间所有用户I/O管脚和复用I/O管脚都处于logic–0。 |
| TEMPDIODEp | 输入 | 用于FPGA内部的温度感应二极管的管脚(偏置高电平输入)。 | 如果没有将温度感应二极管与外部温度感应器件一起使用，请将该管脚连接到GND。 |
| TEMPDIODEn | 输入 | 用于FPGA内部的温度感应二极管的管脚(偏置低电平输入)。 | 如果没有将温度感应二极管与外部温度感应器件一起使用，请将该管脚连接到GND。 |
| MSEL[0:2] | 输入 | 对FPGA器件设置配置方案的配置输入管脚。 | 这些管脚通过25-kΩ电阻内部连接到GND。请勿悬空这些管脚。未使用这些管脚时，可以将它们连接到GND。 根据所使用的配置方案，将这些管脚连接到VCCPGM或GND。要了解关于配置方案选项的更多信息，请参阅 Intel® Cyclone® 10 GX器件的配置、设计安全和远程系统更新章节。 如果使用JTAG配置方案，可将这些管脚连接到GND。 |
| nCE | 输入 | 专用的有效低电平芯片使能管脚。当nCE管脚处于低电平时，器件被使能。当nCE管脚处于高电平时，器件被禁用。 | 在多器件配置中，第一个器件的nCE管脚被连接至低电平，而其nCEO管脚驱动链中下一个器件的nCE管脚。 在单器件配置和JTAG编程中，将nCE管脚连接到GND。 |
| nCONFIG | 输入 | 专用的配置控制输入管脚。用户模式期间下拉该管脚会导致FPGA丢失配置数据，进入复位状态，并且三态所有I/O管脚。返回这个管脚至逻辑高水平表明重配置。 | 当FPGA使用被动配置方案时，可将nCONFIG管脚直接连接到配置控制器。 当FPGA使用主动串行(AS)配置方案时，可通过10-kΩ电阻将nCONFIG管脚连接到VCCPGM。 如果没有使用该管脚，直接连接它，或者通过10-kΩ电阻连接到VCCPGM。 |
| CONF_DONE | 双向(开漏) | 专用的配置完成(configuration done)管脚。 作为状态输出，CONF_DONE管脚在配置之前和期间驱动至低电平。在准确无误的接收所有的配置数据后，初始化周期开始，释放CONF_DONE。 作为状态输入，接收了所有数据后，CONF_DONE管脚变为高电平。该器件初始化并进入用户模式。该管脚不可以用作I/O管脚。 |
将外部10-kΩ上拉电阻连接到VCCPGM。VCCPGM必有具有足够高的电平来满足器件和外部主机上的I/O的VIH规范。 使用被动配置方案时，配置控制器监控此管脚。 |
| nCEO | I/O，输出(开漏) | 器件配置完成后，nCEO管脚驱动至低电平。 如果未将该管脚作为配置管脚使用，则可以将它作为用户I/O管脚使用。 |
在多器件配置中，nCEO管脚提供后续FPGA的nCE管脚。 通过外部10-kΩ上拉电阻将该管脚连接到VCCPGM。 在单器件配置中，可以悬空该管脚。 |
| nSTATUS | 双向(开漏) | 专用的配置状态管脚。FPGA在上电后立即驱动nSTATUS管脚到低电平，并且在上电复位(POR)时间后释放它。 作为状态输出，如果在配置期间发生错误，nSTATUS管脚被拉低。 作为状态输入，当配置或初始化期间，nSTATUS管脚被外部源驱动至低电平时，器件进入错误状态。该管脚不可以作为用户I/O管脚使用。 |
将外部10-kΩ上拉电阻连接到VCCPGM。VCCPGM必须具有足够高的电平来满足器件和外部主机上的I/O的VIH规范。 使用被动配置方案时，配置控制器监控此管脚。 |
| TCK | 输入 | 专用JTAG测试时钟输入管脚。 | 通过1-kΩ下拉电阻将该管脚连接到GND。该管脚具有内部25-kΩ下拉电阻。 切勿对TCK管脚的VCCPGM电源驱动高于1.8-、1.5-或1.2-V的电压。TCK输入管脚由VCCPGM电源供电。 |
| TMS | 输入 | 专用JTAG测试模式选择输入管脚。 | 通过1–10-kΩ上拉电阻将该管脚连接到VCCPGM。 如果未使用JTAG接口，则使用1-kΩ电阻将TMS管脚连接到VCCPGM。该管脚具有内部25-kΩ上拉电阻。 切勿对TMS管脚的VCCPGM电源驱动高于1.8-、1.5-或1.2-V的电压。TMS输入管脚由VCCPGM电源供电。 |
| TDI | 输入 | 专用JTAG测试数据输入管脚。 | 通过1–10-kΩ上拉电阻将该管脚连接到VCCPGM。 如果未使用JTAG接口，则使用1-kΩ电阻将TDI管脚连接到VCCPGM。该管脚具有内部25-kΩ上拉电阻。 切勿对TDI管脚的VCCPGM电源驱动高于1.8-、1.5-或1.2-V的电压。TDI输入管脚由VCCPGM电源供电。 |
| TDO | 输出 | 专用JTAG测试数据输出管脚。 | 如果未使用JTAG接口，则悬空TDO管脚。 |
| TRST | 输入 | 专用低电平有效JTAG测试复位输入管脚。TRST管脚用于异步复位JTAG边界扫描电路。 | TRST管脚的使用是可选的。如果未使用该管脚，可通过1-kΩ上拉电阻将它连接到VCCPGM。 使用该管脚时，确保TMS管脚处于高电平或者当TRST管脚从低电平变成高电平时，TCK管脚处于静态。 要禁用JTAG电路，可将该管脚连接到GND。该管脚具有内部25-kΩ上拉电阻。 切勿对TRST管脚的VCCPGM电源驱动高于1.8-、1.5-或1.2-V的电压。TRST输入管脚由VCCPGM电源供电。 |
| nCSO[0:2] | 输出 | AS配置方案中从FPGA到EPCQ-L器件的专用输出控制信号使能了EPCQ-L器件 | 当您不在AS配置方案中编程FPGA时，就没有使用nCSO管脚。当没有将这个管脚作为输出管脚使用时，就悬空它。 |