Intel® Agilex™嵌入式存储器用户指南

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ID 683241
日期 9/20/2021
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1. Intel® Agilex™ 嵌入式存储器概述 2. Intel® Agilex™ 嵌入式存储器体系结构和特性 3. Intel® Agilex™ 嵌入式存储器设计考量 4. Intel® Agilex™ 嵌入式存储器IP参考 5. Intel® Agilex™ 嵌入式存储器调试 6. Intel® Agilex™ 嵌入式存储器用户指南存档 7. Intel® Agilex™ 嵌入式存储器用户指南修订历史
1. Intel® Agilex™ 嵌入式存储器概述 x
1.1. Intel® Agilex™ 嵌入式存储器特性
2. Intel® Agilex™ 嵌入式存储器体系结构和特性 x
2.1. Intel® Agilex™ 嵌入式存储器模块中的字节使能(Byte Enable) 2.2. 地址时钟使能支持 2.3. 异步清零和同步清零 2.4. 存储模块错误纠正编码支持 2.5. Intel® Agilex™ 嵌入式存储器时钟模式 2.6. Intel® Agilex™ 嵌入式存储器配置 2.7. Force-to-Zero 2.8. Coherent（一致性）读存储器 2.9. 冻结逻辑(Freeze logic) 2.10. 真双端口双时钟仿真器 2.11. 读和写地址寄存器的初始值 2.12. M20K模块中的时序/功耗优化功能 2.13. Intel® Agilex™ 支持的嵌入式存储器IP
2.1. Intel® Agilex™ 嵌入式存储器模块中的字节使能(Byte Enable) x
2.1.1. 字节使能控制 2.1.2. 数据字节输出 2.1.3. 字节使能行为
2.4. 存储模块错误纠正编码支持 x
2.4.1. 奇偶校验位 2.4.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.4.3. ECC Read-During-Write行为 2.4.4. 纠错码真值表
2.5. Intel® Agilex™ 嵌入式存储器时钟模式 x
2.5.1. 单一时钟模式(Single Clock Mode) 2.5.2. 读/写时钟模式(Read/Write Clock Mode) 2.5.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.5.4. 时钟模式下的异步/同步清零 2.5.5. 同步读/写中的输出读数据 2.5.6. 时钟模式的独立时钟使能
2.6. Intel® Agilex™ 嵌入式存储器配置 x
2.6.1. 混合宽度端口配置
2.8. Coherent（一致性）读存储器 x
2.8.1. 转发逻辑(Forwarding Logic)
3. Intel® Agilex™ 嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 并发读取行为的考量 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入 3.7. 避免同时更改时钟信号和其他控制信号 3.8. Intel® Quartus® Prime软件中针对存储器的高级设置
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. Intel® Agilex™ 嵌入式存储器IP参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 4.2. eSRAM Intel® Agilex™ FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. 移位寄存器（基于RAM） Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP核 x
4.1.1. RAM和ROM Intel® FPGA IP版本信息 4.1.2. RAM: 1-PORT Intel® FPGA IP参数 4.1.3. RAM: 2-PORT Intel® FPGA IP参数 4.1.4. RAM: 4-PORT Intel® FPGA IP参数 4.1.5. ROM: 1-PORT Intel® FPGA IP参数 4.1.6. ROM: 2-PORT Intel® FPGA IP参数 4.1.7. 手动更改参数设置 4.1.8. RAM和ROM接口信号
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM Intel® Agilex™ FPGA IP x
4.2.1. eSRAM Intel® Agilex™ FPGA IP的发布信息 4.2.2. eSRAM系统特性 4.2.3. eSRAM Intel® Agilex™ FPGA IP参数 4.2.4. eSRAM Intel® Agilex™ FPGA IP接口信号 4.2.5. eSRAM时序图
4.2.2. eSRAM系统特性 x
4.2.2.1. eSRAM规范
4.3. FIFO Intel® FPGA IP x
4.3.1. 有关FIFO Intel® FPGA IP的发布信息 4.3.2. 配置方法 4.3.3. 规范 4.3.4. FIFO功能时序要求 4.3.5. SCFIFO ALMOST_EMPTY功能时序 4.3.6. FIFO输出状态标记和延迟 4.3.7. FIFO亚稳性保护及相关选项 4.3.8. FIFO同步清除和异步清除作用 4.3.9. SCFIFO和DCFIFO Show-Ahead模式 4.3.10. 不同的输入和输出宽度 4.3.11. DCFIFO时序约束设置 4.3.12. 手动例化的编码实例 4.3.13. 设计实例 4.3.14. 时钟域交叉处的格雷码（Gray-Code）计数器转换 4.3.15. 嵌入式存储器ECC功能指南 4.3.16. FIFO Intel® FPGA IP参数 4.3.17. 复位方案(reset scheme)
4.3.3. 规范 x
4.3.3.1. Verilog HDL原型 4.3.3.2. VHDL组件声明 4.3.3.3. VHDL LIBRARY-USE声明 4.3.3.4. FIFO信号 4.3.3.5. FIFO参数设置
4.3.8. FIFO同步清除和异步清除作用 x
4.3.8.1. 编译DCFIFO时恢复和移除时序违规告警
4.3.11. DCFIFO时序约束设置 x
4.3.11.1. 嵌入式时序约束 4.3.11.2. 用户可配置的时序约束
4.3.11.2. 用户可配置的时序约束 x
4.3.11.2.1. SDC命令
4.4. 移位寄存器（基于RAM） Intel® FPGA IP x
4.4.1. Shift Register (基于RAM) Intel® FPGA IP的发布信息 4.4.2. Shift Register (基于RAM) Intel® FPGA IP功能特征 4.4.3. Shift Register (基于RAM) Intel® FPGA IP常规描述 4.4.4. Shift Register (基于RAM) Intel® FPGA IP参数设置 4.4.5. 移位寄存器端口和参数设置
1. Intel® Agilex™ 嵌入式存储器概述
2. Intel® Agilex™ 嵌入式存储器体系结构和特性
3. Intel® Agilex™ 嵌入式存储器设计考量
4. Intel® Agilex™ 嵌入式存储器IP参考
5. Intel® Agilex™ 嵌入式存储器调试
6. Intel® Agilex™ 嵌入式存储器用户指南存档
7. Intel® Agilex™ 嵌入式存储器用户指南修订历史

4.3.11.2.1. SDC命令

表 49.   Intel® Quartus® Prime Fitter和Timing Analyzer中SDC命令的用法这些SDC说明提供的是DCFIFO用例的概述。有关确切的SDC详情，请参阅 Intel® Quartus® Prime Pro Edition手册中的 Intel® Quartus® Prime Timing Analyzer章节。
SDC命令 Fitter Timing Analyzer 建议的设置
set_max_skew 34 约束multi-bit CDC数据通路中触发器的布局和布线，以满足位之间指定的偏移要求。

分析是否完全满足指定的偏斜要求。时钟和数据通路都被考虑在内。

设置为小于1个启动时钟。
set_net_delay

类似于set_max_skew但不考虑时钟偏斜。

确保交叉延迟有边界限制。

分析是否完全满足指定的网络延迟要求。时钟路径未考虑在内。

当前设置为小于1个锁存时钟。 35

set_min_delay/set_max_delay

通过模仿set_false_path命令但不覆盖其他SDC来放松fitter工作。 36

为了放宽建立/保持检查的时序分析以确保不会失败。 37

对于max/min，当前设置为100ns/-100ns。 38

34 可能会对没有Timing Analyzer 2的较旧Quartus版本产生显著的编译时间影响。
35 对于高级用户，可以根据设计微调该值。例如，如果设计能够容忍较长的交叉延迟（满和空状态将被延迟），则可以放宽要求。
36 如果没有set_false_path（它具有最高优先级，可能会导致很长的插入延迟），Fitter将尝试满足极度过度约束的默认建立/保持。
37 如果没有set_false_path，则会将分析CDC路径作为默认建立/保持，即，极度过度约束。
38 相比set_false_path，在您观察CDC路径时，预计会有大约100 ns延迟。
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