Intel® MAX® 10 FPGA管脚连接指南的注释
注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查管脚连接。这些规则因不同器件而异，这取决于器件密度、封装、I/O约束、电压分配以及其他未在本文档或器件手册中充分说明的因素。
Intel提供这些指南仅作为建议。设计人员有责任将仿真结果应用到设计，从而验证设计的正常功能性。
- 这些管脚连接指南是基于 Intel® MAX® 10 FPGA器件系列创建的。
- 每个器件密度的专用全局时钟的数量是不同的。
- 未使用的管脚必须按照 Intel® Quartus® Prime软件设置中所指定的进行连接。未使用管脚的默认 Intel® Quartus® Prime设置是‘As inputs tri-stated with weak pull-up resistors’，除非是特定管脚， Intel® Quartus® Prime软件会自动将这些特定管脚连接到GND。
- 电源去耦电容的电容值应该在考虑了需要对去耦的特定电路提供操作频率的供电量后才选择。电源层的目标阻抗应该基于器件/电源的电流消耗和电压降的要求来计算。然后应该使用合适数量的电容去耦电源层。由于封装的安装“等效串联电感”，板级电容不会去耦高于100 MHz。应该考虑适当的电路板设计技术，如具有低电感的间电容用于较高频率的去耦。为了帮助去耦分析， Intel的"Power Distribution Network (PDN) Design Tool"可充当卓越的去耦分析工具。 PDN设计工具可从Power Distribution Network Design Tool获得。
表 9. Intel® MAX® 10器件的瞬态电流和电压纹波要计算每个 Intel® MAX® 10器件电源的目标阻抗，应使用以下瞬态电流和电压纹波百分比。将Ftarget设置成70 MHz或更高应该会产生可靠的PDN。 Intel® MAX® 10电源轨 瞬态电流(%) 电压纹波(%) VCC 50 5 VCCIO 100 5 VCCA 10 5 VCCD_PLL 10 3 VCCA_ADC 50 2 VCCINT 50 3 - 将独立的调功器用于VCCA和VCCD_PLL。PLL电源可能源自电路板上的另一个平面，但必须使用抗氧体磁珠或其它等同的方法进行隔离。如果使用抗氧体磁珠，则选择具有低DC电阻的0402封装，比连接到(VCCA或VCCD_PLL)电源的最大稳定状态电流具有较高的电流率，并且在100 MHz的高电阻。
- VCCA电源岛可以通过去耦电容器组合去耦。请参考Power Distribution Network Design Tool确定去耦电容值。将0402封装用于0.1 uF电容和更小的电容器，以实现更低的安装电感。将0.1 uF和更小的电容器放置在尽可能靠近器件的地方。由于封装的安装“等效串联电感”，板载电容的去耦不会高于100 MHz。应该考虑适当的电路板设计技术，如具有低电感的间电容用于较高频率的去耦。为了最小化对抖动的影响，在VCCA去耦分析中使用了一个20 mV纹波电压。
- VCCD_PLL电源岛可以通过去耦电容器组合去耦。请参考Power Distribution Network Design Tool确定去耦电容值。将0.1 uF和更小的电容器放置在尽可能靠近器件的地方。由于封装的安装“等效串联电感”，板载电容的去耦不会高于100 MHz。应该考虑适当的电路板设计技术，如具有低电感的间电容用于较高频率的去耦。为了最小化对抖动的影响，在VCCD_PLL去耦分析中使用了一个20 mV纹波电压。
- 在用户模式下使用的所有配置管脚均为低速I/O。
- 低噪声开关稳压器 - 定义为开关稳压器电路封装在薄小型表面安装的封装，包含开关控制器、功率FET、感应器以及其它支持的组件。开关频率通常在800kHz和1MHz之间，并具有快速瞬态响应。开关频率范围并不是Intel的要求。不过，Intel要求线路调节(Line Regulation)和负载调节(Load Regulation)满足下面的规范：
- Line Regulation < 0.4%
- Load Regulation < 1.2%
- 如果在生成POF文件时使能 Intel® Quartus® Prime软件中的Configure device from CFM0 only选项，那么FPGA在上电期间将一直加载配置映像0， 而不采样物理CONFIG_SEL管脚。