Intel® MAX® 10 (双电源) FPGA
注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查管脚连接。这些规则因不同器件而异，这取决于器件密度、封装、I/O约束、电压分配以及其他未在本文档或器件手册中充分说明的因素。
| 管脚名称 | 管脚功能 | 管脚描述 | 连接指南 |
|---|---|---|---|
| VCC | 电源 | 用于内核和外设的电源管脚。 | 将所有的VCC管脚连接到1.2-V电源。 这些管脚的去耦取决于指定电路板的设计去耦需求。请参考注释4。 |
| VCCIO[#] | 电源 | 用于bank 1到bank 8的I/O电源电压管脚。每个bank支持不同的电压电平。 VCCIO管脚对所有I/O标准的输入和输出缓冲器提供电源。 VCCIO管脚对JTAG和配置管脚上电。 |
根据分配给每个I/O bank的I/O标准，将这些管脚连接到1.0-，1.2-，1.35-，1.5-，1.8-，2.5-，3.0-或者3.3-V电源。
注： 在I/O bank 1B和8上不支持1.0-V VCCIO。对于双电源器件选项，1.0-V VCCIO仅在以下器件上受支持：10M16DCF484C8G, 10M16DAF484C8G, 10M25DCF484C8G, 10M25DAF484C8G, 10M40DCF484C8G, 10M40DAF484C8G, 10M50DCF484C8G, 10M50DAF484C8G。
如果将其他 Intel® MAX® 10器件移植到10M02器件，那么VCCIO1A和VCCIO1B管脚短接到10M02器件的VCCIO1管脚。 如果不使能ADC功能，那么可以将VCCIO1A和VCCIO1B管脚连接到不同的电压电平，前提是不使用VREF管脚。如果使用了VREF管脚，那么必须将VCCIO1A和VCCIO1B管脚连接到相同的电压电平。 如果使能ADC功能，那么将VCCIO1A和VCCIO1B连接到2.5 V。 VCCIO1A和VCCIO1B管脚之间的电源共享需要滤波来隔离噪声。滤波器应位于VCCIO1A管脚附近。如果VCCIO1A和VCCIO1B共享同一电源，那么仅10M02器件不需要滤波。使能ADC功能后，需要过滤器。 如果将10M08或者10M16器件移植到10M02器件(ADC使能)，那么将10M02器件中的滤波器替换成0-Ω电阻。 关于每个 Intel® MAX® 10器件的可用VCCIO管脚的详细信息，请参考相应的器件管脚配置(pinout)文件。 这些管脚的去耦取决于指定电路板的设计去耦需求。请参考注释4。 |
| VCCA[1..4] | 电源 | 用于PLL模拟模块的电源管脚。 | 将这些管脚连接到2.5 V电源，即便不使用PLL。必须同时对这些管脚上电和断电。将所有VCCA管脚连接在一起。 应该隔离FPGA的VCCA电源，以提高抖动性能。请参见注释5和6。 关于UFM和CFM断电要求的详细信息，请参考 Intel® MAX® 10用户闪存用户指南。 |
| VCCD_PLL[1..4] | 电源 | 用于PLL数字模块的电源管脚。 | 将VCCD_PLL[1..4]管脚连接到1.2 V电源，即便不使用PLL。 将所有的VCCD_PLL[1..4]管脚连接在一起。 Intel建议将这些管脚与其他VCC管脚隔离，以提高抖动性能。请参见注释5和7。 |
| VCCA_ADC | 电源 | 用于ADC模拟模块的电源管脚。 | 将VCCA_ADC管脚连接至建议的电源规范，以实现最佳的ADC性能。 如果不使用ADC，那么将VCCA_ADC管脚连接至任意的2.5 V电源域，并且不要将VCCA_ADC管脚连接至GND。 这些管脚的去耦取决于指定电路板的设计去耦需求。请参见注释4。 |
| VCCINT | 电源 | 用于ADC数字模块的电源管脚。 | 将VCCINT管脚连接至建议的电源规范，以实现最佳的ADC性能。 如果不使用ADC，那么将VCCINT管脚连接至任意的1.2 V电源域。 这些管脚的去耦取决于指定电路板的设计去耦需求。请参见注释4。 |