Intel® MAX® 10 FPGA器件系列管脚连接指南

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ID 683232
日期 6/30/2020
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Intel® MAX® 10 FPGA器件系列管脚连接指南
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时钟和PLL管脚 配置/JTAG管脚 差分I/O管脚 外部存储器接口管脚 参考管脚 模拟输入管脚 Intel® MAX® 10 (单电源) FPGA Intel® MAX® 10 (双电源) FPGA Intel® MAX® 10 FPGA管脚连接指南的注释
Intel® MAX® 10 FPGA器件的电源共享指南 x
示例1— Intel® MAX® 10 (双电源) FPGA 示例2— Intel® MAX® 10 (双电源) FPGA 示例3— Intel® MAX® 10 (双电源) FPGA 示例4— Intel® MAX® 10 (单电源) FPGA 示例5— Intel® MAX® 10 (单电源) FPGA 示例6— Intel® MAX® 10 (单电源) FPGA
Intel® MAX® 10 FPGA器件系列管脚连接指南

差分I/O管脚

注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查管脚连接。这些规则因不同器件而异，这取决于器件密度、封装、I/O约束、电压分配以及其他未在本文档或器件手册中充分说明的因素。
表 3.  差分I/O管脚
管脚名称 管脚功能 管脚描述 连接指南
DIFFIO_RX_L[#:#][n,p], DIFFOUT_L[#:#][n,p] I/O，专用RX通道，仿真LVDS输出通道

当用作差分输入时，这些是左侧I/O bank上的真LVDS接收器通道。后缀为"p"的管脚为差分通道传送正信号。后缀为"n"的管脚为差分通道传送负信号。如果不用于差分信号发送，那么这些管脚可用作用户I/O管脚。

当用作差分输出时，这些是左侧I/O bank上的真LVDS输出通道。仿真LVDS输出缓冲器需要外部电阻网络。后缀为"p"的管脚为差分通道传送正信号。后缀为"n"的管脚为差分通道传送负信号。如果不用于差分信号发送，那么这些管脚可用作用户I/O管脚。

按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。

关于每个 Intel® MAX® 10器件的LVDS对的数量，请参考相应的器件管脚配置(pinout)文件。

DIFFIO_RX_R[#:#][n,p], DIFFOUT_R[#:#][n,p] I/O，专用RX通道，仿真LVDS输出通道

当用作差分输入时，这些是右侧I/O bank上的真LVDS接收器通道。后缀为"p"的管脚为差分通道传送正信号。后缀为"n"的管脚为差分通道传送负信号。如果不用于差分信号发送，那么这些管脚可用作用户I/O管脚。

当用作差分输出时，这些是右侧I/O bank上的真LVDS输出通道。仿真LVDS输出缓冲器需要外部电阻网络。后缀为"p"的管脚为差分通道传送正信号。后缀为"n"的管脚为差分通道传送负信号。如果不用于差分信号发送，那么这些管脚可用作用户I/O管脚。

按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。

关于每个 Intel® MAX® 10器件的LVDS对的数量，请参考相应的器件管脚配置(pinout)文件。

DIFFIO_RX_T[#:#][n,p], DIFFOUT_T[#:#][n,p] I/O，专用RX通道，仿真LVDS输出通道

当用作差分输入时，这些是顶部I/O bank上的真LVDS接收器通道。后缀为"p"的管脚为差分通道传送正信号。后缀为"n"的管脚为差分通道传送负信号。如果不用于差分信号发送，那么这些管脚可用作用户I/O管脚。

当用作差分输出时，这些是顶部I/O bank上的真LVDS输出通道。仿真LVDS输出缓冲器需要外部电阻网络。后缀为"p"的管脚为差分通道传送正信号。后缀为"n"的管脚为差分通道传送负信号。如果不用于差分信号发送，那么这些管脚可用作用户I/O管脚。

按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。

关于每个 Intel® MAX® 10器件的LVDS对的数量，请参考相应的器件管脚配置(pinout)文件。

DIFFIO_RX_B[#:#][n,p], DIFFOUT_B[#:#][n,p] I/O，专用RX通道，仿真LVDS输出通道

当用作差分输入时，这些是底部I/O bank上的真LVDS接收器通道。后缀为"p"的管脚为差分通道传送正信号。后缀为"n"的管脚为差分通道传送负信号。如果不用于差分信号发送，那么这些管脚可用作用户I/O管脚。

当用作差分输出时，这些是底部I/O bank上的真LVDS输出通道。仿真LVDS输出缓冲器需要外部电阻网络。后缀为"p"的管脚为差分通道传送正信号。后缀为"n"的管脚为差分通道传送负信号。如果不用于差分信号发送，那么这些管脚可用作用户I/O管脚。

按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。

关于每个 Intel® MAX® 10器件的LVDS对的数量，请参考相应的器件管脚配置(pinout)文件。

DIFFIO_TX_RX_B[#:#][n,p] I/O，专用TX/RX通道 这些是底部I/O bank上的真LVDS发送器通道或者真LVDS接收器通道。后缀为"p"的管脚为差分通道传送正信号。后缀为"n"的管脚为差分通道传送负信号。如果不用于差分信号发送，那么这些管脚可用作用户I/O管脚。

按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。

关于每个 Intel® MAX® 10器件的LVDS对的数量，请参考相应的器件管脚配置(pinout)文件。

High_Speed I/O

这些是I/O管脚。与Low_Speed I/O管脚相比，High_Speed I/O管脚具有更高的性能。

High_Speed I/O管脚位于Banks 2，3，4，5，6和7中。

 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
Low_Speed I/O

这些是I/O管脚。与High_Speed I/O管脚相比，Low_Speed I/O管脚具有更低的性能。

Low_Speed I/O管脚位于Banks 1A，1B和8中。

 按照 Intel® Quartus® Prime软件中的定义连接未使用的管脚。
RDN I/O，输入

每个OCT RS校准模块都需要此管脚。OCT仅适用于10M16，10M25和10M50器件的右侧I/O banks (banks 5和6)。

此管脚是复用管脚，如果没有使用OCT校准，那么您可以使用RDN管脚作为一个普通I/O管脚。当使用OCT校准时，通过一个外部电阻将RDN管脚连接到GND。

 使用OCT时，根据所需的I/O标准，通过一个25-，34-，40-，48-或者50-Ω电阻将这些管脚连接到GND。当器件没有将这个专用输入管脚用于外部精密电阻或作为一个I/O管脚使用时，Intel建议将RDN管脚连接到GND。
RUP I/O，输入

每个OCT RS校准模块都需要此管脚。OCT仅适用于10M16，10M25和10M50器件的右侧I/O banks (banks 5和6)。

此管脚是复用管脚，如果没有使用OCT校准，那么您可以使用RUP管脚作为一个普通I/O管脚。当使用OCT校准时，通过一个外部电阻将RUP管脚连接到VCCN。

 使用OCT时，根据所需的I/O标准，通过一个25-，34-，40-，48-或者50-Ω电阻将这些管脚连接到所需的VCCIO bank。当器件没有将这个专用输入管脚用于外部精密电阻或作为一个I/O管脚使用时，Intel建议将RUP管脚连接到RUP管脚所在bank的VCCIO或者连接到GND。
VREFB<#>N0 Power, I/O

这些管脚是复用管脚。对于Bank 1A和1B，VREF管脚是共享的。

每个I/O bank的输入参考电压。如果一个bank对输入操作使用一个电压参考的I/O标准，那么将这些管脚用作此bank的电压参考管脚。

如果没有使用bank或共享bank中的VREF管脚，那么根据 Intel® Quartus® Prime软件中的定义来连接未使用的管脚。

当VREF管脚用作I/O管脚时，它们比普通I/O管脚具有更高的电容，这会降低边沿速率并影响I/O时序。
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