Intel® MAX® 10 FPGA器件系列管脚连接指南

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ID 683232
日期 6/30/2020
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Intel® MAX® 10 FPGA器件系列管脚连接指南
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时钟和PLL管脚

注： Intel® 建议您创建一个 Intel® Quartus® Prime设计，输入器件I/O约束并编译设计。 Intel® Quartus® Prime软件将会根据I/O约束和布局规则检查管脚连接。这些规则因不同器件而异，这取决于器件密度、封装、I/O约束、电压分配以及其他未在本文档或器件手册中充分说明的因素。
表 1.  时钟和PLL管脚
管脚名称 管脚功能 管脚描述 连接指南
CLK [0..7]p 时钟，I/O

专用全局时钟输入管脚，也可用于差分全局时钟输入或用户输入管脚的正极终端输入。当这些时钟输入管脚用作单端管脚时，您可以忽略p表示法。

CLK[0..7]p管脚可用作普通I/O管脚。

将未使用的管脚连接到它们所在的bank的VCCIO或者连接到GND。

请参考注释2和3。
CLK[0..7]n 时钟，I/O

专用全局时钟输入管脚，也可用于差分全局时钟输入或用户输入管脚的负极终端输入。当这些时钟输入管脚用作单端管脚时，您可以忽略n表示法。

CLK[0..7]n管脚可用作普通I/O管脚。

将未使用的管脚连接到它们所在的bank的VCCIO或者连接到GND。

请参考注释2和3。
DPCLK[0..3] I/O，输入 DPCLK管脚可连接到全局时钟网络，以实现高扇出控制信号，例如：时钟，异步清零，预置和时钟使能。DPCLK管脚不能馈送PLL输入。

将未使用的管脚连接到它们所在的bank的VCCIO或者连接到GND。

这些管脚可用作普通I/O管脚。

请参考注释3。
PLL_[L,R,B,T]_CLKOUTp I/O，输出

PLL [1..4]中的外部时钟输出的可选正极终端。如果由PLL输出馈送，那么这些管脚可被分配为单端或差分I/O标准。

  • PLL_L_CLKOUTp是指PLL_1。
  • PLL_R_CLKOUTp是指PLL_2。
  • PLL_T_CLKOUTp是指PLL_3。
  • PLL_B_CLKOUTp是指PLL_4。

PLL_[L,R,B,T]_CLKOUTp管脚的可用性因每种器件密度和封装组合而异。关于详细信息，请参考特定的器件管脚配置(pinout)文件。

将未使用的管脚连接到GND。

这些管脚可用作普通I/O管脚。

请参考注释3。
PLL_[L,R,B,T]_CLKOUTn I/O，输出

PLL [1..4]中的外部时钟输出的可选负极终端。如果由PLL输出馈送，那么这些管脚可被分配为单端或差分I/O标准。

  • PLL_L_CLKOUTn是指PLL_1。
  • PLL_R_CLKOUTn是指PLL_2。
  • PLL_T_CLKOUTn是指PLL_3。
  • PLL_B_CLKOUTn是指PLL_4。

PLL_[L,R,B,T]_CLKOUTn管脚的可用性因每种器件密度和封装组合而异。关于详细信息，请参考特定的器件管脚配置(pinout)文件。

将未使用的管脚连接到GND。

这些管脚可用作普通I/O管脚。

请参考注释3。
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