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1.6.1. 初始叠层输入
1.6.2. 使用正确数目的电源/接地过孔对
1.6.3. 使用正确数目的电源/接地过孔对及分层数
1.6.4. 正确的电源/接地过孔对数目和分层数目
1.6.5. 移动电源到最佳层
1.6.6. 将电源平面和地平面叠层尽可能靠近
1.6.7. 将去耦电容器移动到PCB顶层表面
1.6.8. 使用X2Y去耦电容器
1.6.9. 使用超低ESR大容量电容器
1.6.10. 交换在9层的VCC与在4层的VCC，VCCT_GXB，和VCCR_GXB
1.6.11. 评估可能需要的总电容量
1.6.12. 使用内核时钟频率及电流上升周期参数
1.6.13. 综述设计研究中电容器的节省
1.6.14. 综述摘要
1.6.15. 参考文献
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1.5. 设计实例
通过以Arria 10 10AX115N4F45I3SGE2器件为目标，实现收发器设计和内核噪声生成器的Quartus项目为内核VCC，和收发器VCCT_GXB及VCCR_GXB电源生成电流要求。
下图显示了本应用笔记中的设计所使用的收发器通道布局。
图 3. 设计实例中的收发器通道分配
收发器块1E中1GbE和10GbE适用通道实现收发器PHY在标准PCS（配置用于1.25Gbps）和加强PCS（配置用于10.3125Gbps）间切换的能力。为了评估最坏情况下收发器VCCT_GXB，和VCCR_GXB电流要求，加强PCS（配置用于10.3125 Gbps）是默认PHY配置。
收发器块4E和4F中9.8 Gbps，4.9 Gbps，2.5 Gbps适用通道通过标准PCS实现。要评估这些收发器块在最坏情况下的电源要求，收发器PHY的默认设置是9.8 Gbps。
DFE和AEQ在本设计中不被用于任何通道。
已为本设计实现了占器件逻辑83%的诸多时钟码型和PRBS内核噪声生成器。 无矢量（Vectorless）估算已用于生成PowerPlay Power Analyzer结果。
电源需求的估算应该基于实际设计。
| 电源管脚 |
电压（V） |
电流（mA） |
电源组 |
|---|---|---|---|
| VCC |
0.9 |
32000.00 |
1 |
| VCCP |
0.9 |
13500.00 |
1 |
| VCCERAM |
0.9 |
0.045 |
1 |
| VCCR_GXBL1C |
1.0 |
224.09 |
3 |
| VCCR_GXBL1D |
1.0 |
403.75 |
3 |
| VCCR_GXBL1E |
1.0 |
991.02 |
3 |
| VCCR_GXBL1F |
1.0 |
1021.69 |
3 |
| VCCR_GXBR4C |
1.0 |
944.15 |
3 |
| VCCR_GXBR4D |
1.0 |
955.29 |
3 |
| VCCR_GXBR4E |
1.0 |
667.44 |
3 |
| VCCR_GXBR4F |
1.0 |
757.41 |
3 |
| VCCT_GXBL1C |
1.0 |
56.42 |
2 |
| VCCT_GXBL1D |
1.0 |
78.86 |
2 |
| VCCT_GXBL1E |
1.0 |
297.65 |
2 |
| VCCT_GXBL1F |
1.0 |
372.85 |
2 |
| VCCT_GXBR4C |
1.0 |
356.23 |
2 |
| VCCT_GXBR4D |
1.0 |
356.23 |
2 |
| VCCT_GXBR4E |
1.0 |
281.97 |
2 |
| VCCT_GXBR4F |
1.0 |
298.58 |
2 |
以上表格中的电流估算被输入到PDN工具，如下所示：
图 4. 用于设计实例的电源组配置和电流输入
因为大量通道被从本设计的VCCT_GXB和VCCR_GXB电源所选用的单个ATX PLLs x/related锁定。通过x/related设置，PDN工具假设电源具有同步切换从而提高动态电流。这就使得PDN设计更加困难，就相当于存在某些通道不同步的最坏情形。请权衡后再选择x或x/related用于设计中。