整数算术IP内核发行说明

下载 PDF
ID 683061
日期 9/30/2019
Public
文档目录
文档目录 x
1. 整数算术IP内核发行说明
1. 整数算术IP内核发行说明 x
1.1. Multiply Adder Intel FPGA IP 1.2. ALTMULT_COMPLEX Intel FPGA IP 1.3. LPM_MULT Intel FPGA IP 1.4. LPM_DIVIDE Intel FPGA IP 1.5. Intel Stratix 10精度可调DSP块用户指南文档存档 1.6. MAX 10嵌入式乘法器用户指南档案 1.7. 整数算术IP内核用户指南文档存档
1.1. Multiply Adder Intel FPGA IP x
1.1.1. Multiply Adder Intel FPGA IP v19.1.0 1.1.2. Multiply Adder Intel FPGA IP Core v18.0 1.1.3. Intel FPGA Multiply Adder v17.1 1.1.4. ALTMULT_ADD IP Core v17.0 1.1.5. ALTERA_MULT_ADD IP Core v16.0
1.2. ALTMULT_COMPLEX Intel FPGA IP x
1.2.1. ALTMULT_COMPLEX Intel FPGA IP v19.1.0 1.2.2. ALTMULT_COMPLEX Intel FPGA IP Core v18.0 1.2.3. ALTMULT_COMPLEX IP Core v17.1 1.2.4. ALTMULT_COMPLEX IP Core v17.0 1.2.5. ALTMULT_COMPLEX IP Core v16.0
1.3. LPM_MULT Intel FPGA IP x
1.3.1. LPM_MULT Intel FPGA IP v19.1.0 1.3.2. LPM_MULT Intel FPGA IP Core v18.0 1.3.3. LPM_MULT IP Core v17.1 1.3.4. LPM_MULT IP Core v17.0 1.3.5. LPM_MULT IP Core v16.0
1.4. LPM_DIVIDE Intel FPGA IP x
1.4.1. LPM_DIVIDE Intel FPGA IP v19.1
1. 整数算术IP内核发行说明

1.2.5. ALTMULT_COMPLEX IP Core v16.0

表 10.  v16.0 May 2016
说明 影响
  • 为Arria 10器件的输出流水线寄存器增加了同步清除信号支持。
  • 在IP参数编辑器中，将Create an asynchronous Clear input 复选框替换成Clear Signal Type下拉框，包括NONE，ACLR和SCLR的值，以供用户选择。此变更仅应用于Arria 10器件。
—
相关信息
二级标题